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一种多数决定函数和标准门电路的低功耗全加器设计 0 全加器设计及优化设计 随着便携式电子应用的快速发展和电池技术的相对延迟，对微型控制装置和处理器的速度和功耗有更高的要求。速度和功耗已成为集成电路芯片设计的两个关键因素。加法运算是微处理器一些重要部件的基础操作,这些部件又位于微处理器的关键路径上,其性能好坏直接影响了系统的性能。全加器是组成二进制加法器的基本组成单元,因此提高全加器的性能是提高微处理器性能的一个重要因素,高速、低功耗的加法器优化设计一直是研究的热点。为了降低芯片的功耗,国内外学者提出了许多优化算法。但是,各种优化都是在以全加器为基本单元电路并保留全加器内部电路结构的基础上进行的,速度和功耗不能从芯片单元电路这一级得到提高。人们在低功耗全加器的设计上进行了广泛的研究,并提出了一系列高性能的全加器电路。 1 全加器的结构 根据全加器的逻辑功能,二值逻辑的一位全加器一种表达式如式(1)、式(2)所示。 Sum=A?B?Cin(1) Cout=A·B+(A?B)·Cin(2) 上两式中,A,B是全加器的输入,Cin是进位输入,Sum表示全加器的和输出,Cout表示全加器的进位输出;符号“?”表示异或运算,“·” 表示与运算。由上述表达式得到全加器的结构如图1所示。 从图1中可以看出,全加器的主要组成部分和关键路径就是两级级连的异或逻辑电路,它们直接决定了全加器的速度与功耗。 在以往的文献中,对于加法器的逻辑结构讨论中主要针对CMOS 逻辑结构和传输管逻辑结构(pass-transistor logic),且普遍认为基于CMOS传输门的设计由于开关特性和节点开关电容小是低功耗的最佳选择。 2 漏电流的工作机理 功耗的增加意味着更高昂的散热消耗和封装尺寸并最终影响集成电路的性能,因此超大规模集成电路设计中低功耗是一个永恒的主题。通常,在数字CMOS集成电路中功耗的主要来源有3个方面,即短路电流、漏电流和逻辑功能变换。信号从输入端到达输出端建立稳态的过程可能经过很多次状态转换,当一个电路的NMOS 管和 PMOS管同时工作时,就可能构成从电源到地的通路从而形成短路电流;晶体管的漏电流主要是PN节反偏时的漏电流和当MOS管的工作于低于阈值电压时在源极和漏极间产生反向电流形成的漏电流。CMOS电路功耗可由式(3)表示: P=∑iVDDVswingCloadPif+VDD∑iIisc+VDDIl(3) 式中,P是集成电路的总功耗;VDD是电源供电电压;Vswing是输出电压的摆幅,理想值是VDD;Cload是第i个节点的负载电容;Pi是第i个节点开关的功耗;f是系统时钟频率;Iisc是第i个节点短路电流;Il是漏电流。可以看出,功耗的降低可以通过降低供电电压来实现。 式(3)中前3项分别是电路的动态功耗、短路功耗和静态功耗,因此不考虑静态功耗的时候,采用经典的CMOS技术是降低总功耗的一种解决途径。经典CMOS技术输出端用PMOS管作为上拉电路,用NMOS管作为下拉电路,这种结构就可以成功地解决短路电流问题。采用传输管逻辑通过调节晶体管的宽长比(W/L),并且由于传输管中每个节点的开关电容要小于CMOS管,这样,由于晶体传输管延迟的减小而降低了传输管的开关频率也可以起到降低功耗的作用。总之,公式(3)中的每个参数的减小都可以导致总功耗减少,但是供电电压的降低将会导致延迟增加。通常,在技术允许的条件下改变晶体管的宽长比是一种有效的方式,也是电路设计中速度和功耗折中采用的方法。 3 多数决定逻辑的功能 从前面的分析知道,一位全加器有3个输入A,B和 Cin是进位输入,2个输出Sum(全加器的和输出)和Cout(全加器的进位输出)。多数决定逻辑函数(Majority Function) 是一个由输入多数决定输出结果的逻辑函数,定义为:若输入逻辑1的个数大于逻辑0的个数,则输出为逻辑1;若输入逻辑0的个数大于逻辑1的个数,则输出为逻辑0。将全加器的3个输入作为多数决定逻辑的输入,多数决定逻辑和全加器的真值表如表1所示。 从表1可以看出,一位全加器的进位输出和三输入的多数决定函数功能描述完全一致。因此,用多数决定函数实现全加器的功能也是一种可行的方法。公示(1)可以表示为 Sum=Coutˉˉˉˉˉˉ(A+B+Cin)+A?B?Cin=Majority(A,B,Cin,Coutˉˉˉˉˉˉ,Coutˉˉˉˉˉˉ)(4)Sum=Coutˉ(A+B+Cin)+A?B?Cin=Μajority(A,B,Cin,Coutˉ,Coutˉ)(4) 文中提出一种基于传统逻辑门和多数决定函数的没有静态功耗的全加器设计,如图2。传输管采用PMOS管和NMOS并行结构,PMOS管和NMOS通过一个反相器联接,这种结构使得PMOS管和NMOS在单独使用时NMO