数字集成电路中的基本模块演示文稿.pptVIP

设计运算功能块. * 加法器进位链在最坏情况下的延时 当所有的Ci=C且Rj=R时，这样一个网络的传播延时等于 R1 R2 R3 R4 R5 进位输出 1 2 3 4 5 6 C1 C2 C3 C4 C5 M1 M2 M3 M4 M5 进位输入或时钟 当前第30页\共有83页\编于星期日\2点 设计运算功能块. * 当前第31页\共有83页\编于星期日\2点 设计运算功能块. * 5.3.3 二进制加法器：逻辑设计考虑 加法器速度与位数的线性关系使得采用逐位进位加法器实现长字不现实，需要进行逻辑优化，使加法器tpO(N) 进位旁路加法器(Carry bypass/Skip Adder) 线性进位选择加法器(Liner Carry Select Adder) 平方根进位加法器(Square-Root Carry-Select Adder