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基于ibis模型的信号上升时间对信号完整性的影响 在高速电路的信号完整性方面，人们习惯于直观地分析信号频率。对于高速电路有一个比较流行的定义:当数字逻辑电路的频率达到或超过45～50 MHz,且工作在这个频率之上的电路占整个电路的1/3以上时,就称为高速电路。这是纯粹从信号频率的角度来判断是否会出现信号完整性问题(Signal Integrity,SI),但实际上这种说法是有问题的。因为在当今的高速电路设计中,即使是一些工作在20 MHz时钟频率的产品,仍然有可能会碰到一些200 MHz系统具有的SI问题。 事实上,信号频率对高速电路信号完整性的影响只是很小一部分,信号完整性问题的根源在于信号的上升或下降时间。在低速时代,电平跳变时信号上升时间较长,通常有几个纳秒,互连线不至于影响电路功能。但随着芯片制造工艺的改进,晶体沟道长度大大减小,信号的上升或下降时间已经缩短到百皮秒级别,而且还将进一步缩短。不管信号频率如何,几乎所有设计都会遇到信号完整性问题。 1 信号上升时间tr 在进行高速数字设计之前,必须明白一个问题,即多高的频率范围对于高速数字设计才重要。这就牵扯到了一个重要的概念:转折频率(The Knee Frequency)。 转折频率的定义为: Fknee=0.5/Τr(1)Fknee=0.5/Tr(1) 式中:Fknee为转折频率;Tr为信号上升时间。Fknee的重要意义在于: (1) 数字脉冲的大部分能量集中在Fknee频率以下; (2) 数字电路在Fknee频率以上的频率特性对于它处理数字信号几乎没有影响。 也就是说任何数字信号的重要特性主要由Fknee频率以下的信号频谱决定,对于信号传播的整个路径,如果要正确地传输信号上升时间为Tr的数字信号,其频率响应至少在Fknee之前都应当是平坦的。如果Fknee之前某个频段的频率响应不是平坦的,在接收端的信号就可能出现过冲、下冲、振铃或串扰等信号完整性问题。 由式(1)可以看出,转折频率Fknee只取决于信号上升时间Tr,而跟电路的其他参数没有任何直接联系。信号上升时间Tr越短,转折频率Fknee就越高,对电路信号完整性造成影响的频率范围就越宽,使得信号传播的SI问题更加严重。 以上分析说明了信号上升时间的减小是造成当今电路设计的信号完整性问题越来越突出的根本原因。 2 信号上升时间的仿真 在过去的低速时代,电平跳变时信号上升时间较长,器件间的互连线不至于影响电路的功能,没必要关心信号完整性问题。但在今天的高速时代,随着IC信号上升时间的不断减小,很多都在皮秒级别,不管信号频率如何,信号沿互连线上的电气特性已不可忽略,互连线必须作为传输线来对待,从而产生了很多以前没有的信号完整性问题。 当信号沿互连线传播时所受的瞬态阻抗发生变化时,就会产生反射。一般情况下,低阻抗的源端驱动器和高阻抗的终端接收器不完全和传输线的特性阻抗匹配,信号将在驱动器和接收器之间来回反弹,造成过冲、下冲及振铃现象。当导线很长时,多次反射会引起信号完整性问题。若导线足够短,那么虽然仍旧产生了反射,但它们却被上升沿或下降沿掩盖住了,信号波形没有太大的改变,一般不会引起问题。那么走线长度就有一个临界值,大于这个值,反射信号叠加在高电平处,就会引起信号完整性问题,小于这个值,反射信号被上升沿或下降沿淹没,不会对信号完整性造成影响。这个临界值就称为临界长度。 图1为在SigXplorer中建立的一个单传输线系统的拓扑结构,驱动端和负载端均未作任何端接,传输线时延Td=0.458 ns,特性阻抗Z0=50 Ω,信号频率f=100 MHz。 保持电路其他参数不变,通过修改IBIS模型,将驱动端信号上升时间Tr分别设定为2.29 ns,0.916 ns和0.229 ns,并进行仿真,得到仿真结果及负载端的波形如图2所示。 由表1及图2可见,随着信号上升时间Tr的减小,反射造成的过冲迅速增大,噪声容限迅速减小,信号质量急剧恶化,信号完整性受到严重影响。如果Tr足够大,如图2所示Tr=2.29 ns时,信号波形没有太大的改变,反射造成的过冲较小,噪声容限较大,信号保持了较好的完整性,此时Td=20%Tr。 通过以上分析和大量的实践,得出一个粗略的经验法则: 当传输线时延(Td)大于信号上升时间(Tr)的20%时,传输线上由于阻抗不匹配而产生的反射噪声就会影响到电路功能,必须采取阻抗匹配措施加以控制,否则它将是造成信号完整性问题的隐患;当传输线时延(Td)小于信号上升时间(Tr)的20%时,反射噪声很小,不会影响到电路功能,传输线不需要进行阻抗匹配。因此,Td=20%Tr即为传输线的临界长度。 通过修改IBIS模型,设定驱动端信号上升时间Tr为0.229 ns,设定传输线时延Td为0.1 ns。保持信号上升时间及其他参