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数字时钟的设计 电子技术课程设计报告 课程名称:基于VHDL的电子钟的设计 设计题目: 基于VHDL的电子钟的设计 系别: 电气工程学院 专 业: 电气工程及其自动化 班 级: 学生姓名: 学 号: 起止日期: 2010.01.11——2010.01.22 指导教师: 1 设计要求 1. 详细说明设计方案 2. 用VHDL编写设计程序 3. 给出系统仿真结果 4. 进行硬件验证 摘 要 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。电路通过使用数字元件，采用三个计数器来构成完成二十四小时的数字钟设计，并且将译码器和二选一数字选择器配合使用来完成动时间写出。此外，使能端和复位端控制信号用来控制电路，使得该电路可以完成保持、清零、预置时间、等一系列的功能。 VHDL语言的主要优点 (1)作为硬件描述语言的第一个国际标准，VHDL具有很强的可移植性。 2)具有丰富的模拟仿真语句和库函数，随时可对设计进行仿真模拟，因( 而能将设计中逻辑上的错误消灭在组装之前，在大系统的设计早期就能查验设计系统功能的可行性。 (3)设计层次较高，用于较复杂的计算时，能尽早发现存在的问题，从而