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PAGE 2 实验报告 实验名称 Verilog数字系统设计实验 学 院 信息工程学院 年级班别 学 号 学生姓名 指导教师 2014年 12 实验一、时序逻辑 功能:实现一个四输入的乘法器，即?s=a*b*c*d。流水线实现，寄存器之间仅包含一个乘法器 （注：2级流水线。每次输入有效（vld_in=1）后的第2个时钟周期输出有效（vld_out=1），并由dout输出结果） module flowline2(clk , rst_n , vld_in , a , b , c , d , dout ,vld_out ,); //参数定义 parameter A_W = 4; parameter B_W = 4; parameter C_W = 4; parameter D_W = 4; parameter DOUT_W = 16; //输入信号定义 input clk ; input rst_n ; input vld_in ; input[A_W-1:0] a ; input[B_W-1:0] b ; input[C_W-1:0] c ; input[D_W-1:0] d ; //输出信号定义 output[DOUT_W-1:0] dout ; output vld_out; //输出信号reg定义 reg [DOUT_W-1:0] dout ; reg vld_out; reg vld_in_tmp; //中间信号定义 reg [DOUT_W/2-1:0] signal1; reg [DOUT_W/2-1:0] signal2; //时序逻辑，把a*b和c*d的积赋值给中间信号 always @(posedge clk or negedge rst_n)begin if(rst_n==1b0)begin signal1=0; end else begin signal1=a*b; end end always @(posedge clk or negedge rst_n)begin if(rst_n==1b0)begin signal2=0; end else begin signal2=c*d; end end //中间信号的积赋值给输出值 always@(posedge clk or negedge rst_n)begin if(rst_n==1b0)begin dout=16d0; end else begin dout=signal1*signal2; end end //输出有效值延时 always @(posedge clk or negedge rst_n)begin if(rst_n==1b0)begin vld_in_tmp=0; end else begin vld_in_tmp=vld_in; end end always @(posedge clk or negedge rst_n)begin if(rst_n==1b0)begin vld_out=0; end else begin vld_out=vld_in_t