数电实验报告_6.docVIP

数电实验报告 实验要求实验目的： 1.熟悉用QuartusII原理图输入法进行电路设计和仿真； 2.掌握QuartusII图形模块单元的生成与调用； 3.熟悉用VHDL语言设计组合逻辑电路和时序电路的方法； 4.熟悉用QuartusII文本输入法和图形输入法进行电路设计； 5.熟悉不同的编码及其之间的转换； 6.掌握触发器的逻辑功能及使用方法； 7.熟悉计数器、寄存器、锁存器、分频器、移位寄存器的设计方法 8.掌握VHDL语言的语法规范，掌握时序电路描述方法； 9.掌握多个数码管动态扫描显示的原理及设计方法。 实验所用仪器及元器件： 1.计算机 2.直流稳压电源 3.数字系统与逻辑设计实验开发板 实验内容： 第一次试验： 用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块； 用上述半加器模块和逻辑门设计实现一个全加器，仿真验证其功能并下载到实验板测试； 用3线——8线译码器（74LS138）和逻辑门实现函数F，仿真验证其功能，并下载到实验板测试； 第二次试验：、 用VHDL语言设计实现一个共阴极7段数码管，仿真验证其功能， 并下载到实验板测试； 用VHDL语言设计实现一个8421码转换为余三码的转换器，仿真验证其功能， 并下载到实验板测试； 用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个数“1”时，输出为“1”，否则输出“0”，仿真验证其功能； 第三次试验： 用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真并验证其功能，下载到实验板测试； 用VHDL语言设计实现一个分频系数为十二，分频输出信号占空比为50%的分频器； 将（1）、（2）和数码管译码器3个电路进行链接，并下载到实验板显示计数结果； 第四次试验： 用VHDL语言设计并实现六个数码管串行扫描电路，要求同时显示0、1、2、3、4、5这6个不同数字图形到6个数码管上，仿真验证并下载到实验板上； 用VHDL语言设计并实现六个数码管滚动显示电路 循环左滚动，始终点亮六个数码管左进右出状态为：012345、123450、234501、345012、450123、501234； 向左滚动，涌泉灭的数码管填充右边，直至全部变灭，然后再一次从左到右一个一个点亮。 实验分析： 第一次试验： 半加器 仿真逻辑电路图： 仿真结果； 全加器： 实验逻辑电路图： 仿真波形： 3、3线——8线译码器； F： 仿真波形： 第二次试验： 数码管： VHDL： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY LED7 IS PORT( a: IN STD_LOGIC_VECTOR(3 DOWNTO 0); b: OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ); END LED7; ARCHITECTURE LED7 OF LED7 IS BEGIN PROCESS(a) BEGIN CASE a IS WHEN 0000 = b =1111110;--0 WHEN 0001 = b =0110000;--1 WHEN 0010 = b =1101101;--2 WHEN 0011 = b =1111001;--3 WHEN 0100 = b =0110011;--4 WHEN 0101 = b =1011011;--5 WHEN 0110 = b =1011111;--6 WHEN 0111 = b =1110000;--7 WHEN 1000 = b =1111111;--8 WHEN 1001 = b =1111011;--9 WHEN OTHERS = b =0000000; END CASE; END PROCESS; END; 仿真波形： 2、8421码转余3码： LIBRARY IEE