计算机组成原理第4章-4存储器全文阅读.pptxVIP

3.高性能存储芯片 (1) SDRAM (同步 DRAM) 在系统时钟的控制下进行读出和写入 CPU 无须等待 (2) 带 Cache 的 DRAM 在 DRAM 的芯片内集成 了一个由SRAM 组成的 Cache ， 有利于猝发式读取 4.2 (3) RDRAM 由 Rambus 开发 ， 主要解决存储器带宽 问题 4.3 高速缓冲存储器 一 、概述 1. 问题的提出 避免CPU “空等 ” 现象 CPU 和主存（DRAM） 的速度差异 CPU 缓存 主存 容量小 速度高 容量大 速度低 • 空间局部性： 指当处理机访问某个存储单 元时 ， 该存储单元附近的存储单元最有可 能被随后访问； • 时间局部性： 指当处理机访问某个存储单 元时 ， 该存储单元最有可能被再次访问。 程序运行的局部性原理： 4.3 标记 Cache 缓存块号 字块 0 }字块 1 字块 C－1 2. Cache 的工作原理 (1) 主存和缓存的编址 主存储器 主存块号 0 字块 0 1 }字块 1 块内地址 B个字 主存和缓存按块存储 块的大小相同 B为块长 … … ~ ~ ~ ~ }字块 M－1 b位 0 1 2c－1 缓存块号 块内地址 C块 B个字 2m－1 m位 主存块号 M块 … … ~ ~ ~ ~ } b位 n位 c位 主存块与缓存块建立 了对应关系 用标记记录与某缓存块建立了对应关系的主存块号 未命中 主存块未调入缓存 主存块与缓存块未建立对应关系 (2)命中与未命中 4.3 缓存共有C块 主存共有 M块 MC 命中 主存块调入缓存 Cache命中率 h=Nc/ (Nc+Nm) Nc :访问Cache 的次数 Nm ： 访问主存的次数 命中率与Cache 的容量与块长有关 一般每块可取 4 ~ 8 个字 设访问Cache 的时间为tc ，访问 主存 的时间为tm ， 1-h 表示未命中率 ， 主存系统的平均访问时间ta为 ta=htc+ (1-h)tm (3) Cache 的命中率 CPU 欲访问的信息在Cache 中的 比率 4.3 (4) Cache – 主存系统的效率 效率 e 与命中率有关 访问Cache 的时间 平均访问时间 则 e = h×tc+ －h)× 100% (( tt e = × 100% 4.3 由CPU完成 3. Cache 的基本结构 开始 CPU发出访问地址 是 否 是 4. Cache 的 读写 操作 4.3 否 将新的主存块 调入Cache 中 结束 读 4. Cache 的 读写 操作 4.3 写 Cache 和主存的一致性 • 写直达法（Write – through） 写操作时数据既写入Cache又写入主存 写操作时间就是访问主存的时间 ， 更新策略比较容易实现 • 写回法（Write – back） 写操作时只把数据写入Cache 而不写入主存 当Cache 数据被替换出去时才写回主存 写操作时间就是访问Cache 的时间， 读操作Cache 失效发生数据替换时， 被替换的块需写回主存 ， 增加了Cache 的复杂性 片载（片内） Cache 片外 Cache (2) 统一缓存和分立缓存 指令 Cache 数据 Cache 与主存结构有关 与指令执行的控制方式有关 是否流水 Pentium 8K 指令 Cache 8K 数据 Cache PowerPC620 32K 指令 Cache 32K 数据 Cache 5. Cache 的改进 (1) 增加 Cache 的级数 4.3 二 、Cache – 主存的地址映射 4.3 1. 直接映射 标记此行为主存中哪一组（32组） 的相 应块 ， 标记的位数t=LOG2 (主存的组数） （先找组内的块） 然后再比较组 位置 组 标记 字块 2c －