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实用文档 《VHDL与数字系统设计》课程设计报告 ( 2014 -- 2015 年度第 1 学期) 名 称： VHDL与数字系统设计 题 目： 简单状态机 院 系： 电气与电子工程学院 班 级： 电子1301 学 号： 1131230106 学生姓名： 韩辉 指导教师： 高雪莲 设计周数： 2周 成 绩： 日期： 2015年 1 月 日 课程 课程设计报告 PAGE 4 一、课程设计的目的与要求 设计目的 熟悉MAXPLUS2/Quartus II软件，掌握软件的VHDL程序输入、程序编译和程序仿真操作； 学习利用VHDL语言设计简单状态机程序。 2．设计要求:根据设计正文提出的简单状态机要求设计相应VHDL程序。 二、设计正文 设计一个简单状态机的电路，其功能如下： 其中：状态有六种状态，分别为s0—s5；Q为输出值，只有从S5到S0的状态转换时，Q=1；k为控制信号，当K=1时，进行状态转换，k=0时，状态保持。 简单状态机设计的源程序： Library ieee; Use ieee.std_logic_1164.all; ——包含库和程序包 Entity machine is ——定义实体 Port( clk,reset,K: in std_logic; ——clk，reset，K输入变量 phase: out std_logic_vector(3 downto 0) Q：out std_logic;); ——phase，Q输出变量 End entity machine; ——结束实体 Architecture arc1 of stepmotor is Type states is (S0,S1,S2,S3,S4,S5); Signal current_state: states; Begin process(clk) begin if clk’event and clk=1 then ——检测时钟上升沿 if reset=‘1’ then current_state= S0; ——reset=1时保持S0状态 else case current_state is ——reset=0时进入状态转换模式 WHEN S0= IF K=1 THEN ——K=1时S0转换为S1 current_state =S1; ELSE current_state =S0; ——K=0时S0保持原状态 END IF; Q=0; ——输出结果Q=0 WHEN S1= IF K=1 THEN current_state =S2; ——K=1时S1转换为S2 ELSE current_state =S1; ——K=0时S1保持原状态 END IF; Q=0; ——输出结果Q=0 WHEN S2= IF K=1 THEN current_state E=S3; ——K=1时S2转换为S3 ELSE current_state E=S2; ——K=0时S2保持