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单时钟同步

单时钟同步24进制计数器课程设计报告

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设计任务

设计目的

1.了解计数器的组成及工作原理。

1.了解计数器的组成及工作原理。

2.进一步掌握计数器的设计方法和计数器相互级联的方法。

进一步掌握各芯片的逻辑功能及使用方法。

5.熟悉集成电路的引脚安排。进一步掌握数字系统的制作和布线方法。

5.熟悉集成电路的引脚安排。

设计指标

以24为一个周期，且具有自动清零功能。

能显示当前计数状态。

设计要求

画出总体设计框图，以说明计数器由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输路径、方向。并以文字对原理作辅助说明。

设计各个功能模块的电路图，加上原理说明。

选择合适的元器件，利用multisim仿真软件验证、调试各个功能模块的电路，在接线验证时设计、选择合适的输入信号和输出方式，在确定电路充分正确性同时，输入信号和输出方式要便于电路的测试和故障排除。

在验证各个功能模块基础上，对整个电路的元器件和布线进行合理布

局。

打印PCB板，腐蚀，钻孔，插元器件，焊接再就对整个计数器电路进行

调试。

设计思路与总体框图.

十位数码显示管计数脉冲(由555电路产生)CP

十位数码显示管

计数脉冲(由

555

电路产生

)

CP

异步清零计数

器

译

码驱

动

CR

CP

强制

清CR零

异步清零计数

器

译

码驱动

CR

个位位数码示像▲图 1 计数器结构框图

个位位数码示像

系统硬件电路的设计

555多谐荡电路

555多谐振荡电路由NE555P芯片、电阻和电容组成。由NE555P的3脚

输

出方波。

▲图 2 555 电路

计数器电路

集成计数芯片一般都设置有清零输入端和置数输入端，而且无论是清零还是置数都有同步和异步之分。有的集成计数器采用同步方式，即当CP触发沿到来时才能完成清零或置数任务；有的集成计数器则采用异步方式，即通过触发器的异步输入端来直接实现清零或置数，与CP信号无关。

本设计采用异步清零。由2片十进制同步加法计数器74LS160（图2-1-1）、一片与非门74LS00（图2-1-2）和相应的电阻、开关。

由外加送来的计数脉冲（由555电路产生）送入两个计数器的CLK端，电

路在计数脉冲的作用下按二进制自然序依次递增1，当个位计数到9时，输出进位信号给十位充当使能信号进位。当计数到24，这显示器个位输出0010（也就

是4），显示器十位输出0010也就是2），显示器十位计数器只有QC端有输出，显示器个位计数器只有QB端有输出，将十位的QC、个位的QB端接一个二输入与非门，与非门输出一路送入十位计数器的清零端，一路送入个位计数器的清零端，将整个电路清零，完成周期为24的计数。

译码和显示电路

由2个74LS48和2个数码管组成驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。

数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为LED数码管。

强制清零

按下复位开关使两计数器的CR 端强制为低电平从而进行强制清零。

系统设计仿真

仿真原理图

根据计数器的一般结构框图，我们通过查阅资料书和上网查询，了解不同元件的功能和实用性，考虑性价比后，制作出的计数器的原理图，如图3所示。

▲ 图3 计数器电路原理图

各功能元件的分析[1]

设计原理图中各功能元件的引脚图或逻辑功能图的分析如下所示：

1．74LS48：七段显示译码器的主要功能是把8421B码译成对应于数码管的7个字段信号，驱动数码管，显示出相应的十进制数码。D,C,B,A是8421BCD码的4位输人信号，a,b,c,d,e,f,g是七段译码输出信号，LT，RBI，BI为控制端。灯测试输人端LT：当LT=0，BI＝1时，无论A3~A0为何种状态，a,b,c,d,e,f,g的状态均为0，数码管七段全亮，显示“8”字形，用以检查七段显示器各字段是否能正常工作。灭零输入端RBI：当RBI＝0时，且LT＝1，BI＝0时，若D～A的状态均为0，则所有光段均灭，在

数字显示中用以熄灭不必要的0。例如，显示0021，21前面的两个0是多余的，可以通过在对应位加灭零信号（RBI＝0）的方法去掉多余的零。

▲图574ls48和半导体数码管的连接图

74LS00：74LS00为四二输入与非门。

▲ 图674LS00引脚图

74LS160：74LS160是4位同步十进制计数器。

▲图774LS160引脚图

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