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微纳电子器件期末考试复习思考题

课件2

1、等比例缩小(Scaling-down)定律

(1)CE律

基本指导思想是：保持MOS器件内部电场不变：恒定电场规律，简称CE律。

●等比例缩小器件的纵向、横向尺寸，以增加跨导和减少负载电容，提高集成电路的性

●电源电压也要缩小相同的倍数

漏源电流方程：

三由于Vps、(Vcs-VrH)、W、L、t?均缩小了k倍，

C。增大了k倍，因此，Ips缩小k倍。门延迟时间

tya为：

C?=WLCox

其中Vps、Ips、CL均缩小了k倍，所以tpa也缩小

了k倍。标志集成电路性能的功耗延迟积Pw-tpa

则缩小了k倍。

●恒定电场定律的问题

阈值电压不可能缩的太小

源漏耗尽区宽度不可能按比例缩小

电源电压标准的改变会带来很大的不便

(2)CV律

恒定电压等比例缩小规律(简称CV律)

●保持电源电压Vds和阈值电压Vth不变，对其它参数进行等比例缩小

●按CV律缩小后对电路性能的提高远不如CE律，而且采用CV律会使沟道内的电场大大增强

●CV律一般只适用于沟道长度大于1μm的器件，它不适用于沟道长度较短的器件(3)QCE律

准恒定电场等比例缩小规则，缩写为QCE

律

CE律和CV律的折中，世纪采用的最多

随着器件尺寸的进一步缩小，强电场、高功

耗以及功耗密度等引起的各种问题限制了按

CV律进一步缩小的规则，电源电压必须降低。

同时又为了不使阈值电压太低而影响电路的

性能，实际上电源电压降低的比例通常小于

器件尺寸的缩小比例

器件尺寸将缩小k倍，而电源电压则只变为原

来的X/k倍

(4)CE,CV和QCE律的结果

参数

CE(恒场)律

CV(恒压)律

QCE(准恒场)律

器件尺寸L,W,t等

1/k

1/k

1/k

电源电压

1/k

1

Xk

掺杂浓度

K

2

K

λk

阈值电压

1/k

1

Xk

电流

1/k

K

λ2/k

负载电容

1/k

1/k

1/k

电场强度

1

K

λ

门延迟时间

1/k

1/k2

1/λk

功耗

1/k2

K

λ3k2

功耗密度

1

k3

功耗延迟积

1/k3

1/k

λ2K3

栅电容

K

K

K

面积

1/k2

1/k2

1/k2

集成密度

K

k2

2、器件尺寸缩小后，内连线对延迟时间的影响

除了MOS器件本身，电路的速度还受到引线延时的影响

理据尺扌播小

电P且Rit

以

1

x文

●克服布线延迟的途径

·多层金属布线

·多层金属布线

·采用电阻率小的材料

-掺杂多晶硅→合金WSiz,MoSi?,TiSi?,TaSi?,CoSi?-铝→铜

·采用低介电常数(Low-k)材料

-SiLK,CDO,Coral,Aurora,OSG,BlackDiamond,XLK,JSR

LKD5109,porousSiLK,Nanoglass,Etc.

课件3

1、CMOS器件的“Heatdeath”

Aselectronshadtomovefasterandfasterthroughsiliconcircuitsthatwere

smallerandsmaller,thechipsbegantogettoohot.

2、MOS中绝缘层减薄带来的负效应有哪些?

●泄漏电流：增加功耗，器件特性劣化

●可靠性：器件失效，影响寿命

●多晶硅栅耗尽和反型层量子化：栅电容下降，等效氧化层厚度增加3、EOT的概念

等效氧化层厚度EOT(equivalentoxidethickness):高k栅介质和纯SiO2栅介质达到相同的栅电容时的纯SiO2栅介质的厚度.

(3.9:SiO2介电常数；tm:高k材料绝缘层的物理厚度)

4、为什么要引入“HKMG”?

随着超大规模集成电路技术的不断发展,作为其基础器件的MOS晶体管的尺寸不断缩小,为了获得良好的性能,要求栅氧化层厚度也要相应地缩小.而对于纳米尺度的MOS器件,其栅氧化层厚度必须低于3nm,如此薄的栅层会导致直接隧道效应等一系列问题,极大地影响了器件的性能.所以,选择一种高

k材料来代替传统的SiO2栅层。采用高k材料以后,在保证栅对沟道有相同

控制能力(Cox=εoex/ta相同)的条件下,栅绝缘介质介电常数的增加将

使栅介质层的物理厚度t增大,于是栅与沟道间的直接隧穿电流将大大减小.Hi-K材料的作用：保持Cox,同时又