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崔延博
张凯
阴世琦;串口RS232根本协议概要
系统框图及模块功能实现
实现程序
测试鼓励的设计
仿真结果
综合工具结果
;串口RS232根本协议概要;3.RS232协议介绍
在数据输入过程中,数据1位1位地从外设进入接口的“接收移位寄器”,当“接收移位存放器”中已接收完1个字符的各个位后,数据就从“接收移位存放器”进入“数据输入存放器”,CPU从“数据输入存放器”中并行读取接收到的字符。在数据输出过程中,CPU把要输出的字符并行送入“数据输出存放器”,“数据输出存放器”的内容传输到“发送移位存放器”,然后由“发送移位存放器”移位,把数据1位1位地送到外设。完成上述”串—并”转换功能的电路,通常称为“通用异步收发器”。
为了为通信双方提供何时开始收发和收发结束的标志,发收双方要把所采用的起止式格式〔包括字符的数据位长度,停止位位数,有无校验位以及是奇校验还是偶校验等〕和数据传输速率作统一规定。起止式异步协议的特点是一个字符一个字符传输,并且传送一个字符总是以起始位开始,以停止位结束,字符之间没有固定的时间间隔要求。
本次设计采用的数据帧格式为:一位起始位,8位数据位,一位校验位和一位停止位〔停止位可为一位、一位半或二位,本次设计选用一位停止位〕,停止位后面是不定长度的空闲位。其中停止位和空闲为高电平逻辑1;起始位为低电平,逻辑0。;系统框图及模块功能实现
;2.系统框图;波特率产生模块;always@(posedgeclk_3orposedgerdy)//clk_2=19200Hz
if(rdy==1)
clk_2=0;
else
clk_2=~clk_2;
always@(posedgeclk_2orposedgerdy)//clk_1=9600Hz
if(rdy==1)
clk_1=0;
else
clk_1=~clk_1;
always@(posedgeclk_1orposedgerdy)//clk_0=4800Hz
if(rdy==1)
clk_0=0;
else
clk_0=~clk_0;;
;
;
;系统框图;实现程序
;always@(posedgeclkorposedgerdy)//posedgerdylatchedthebpsandgenerateclk_3=38461.5?38400Hz
if(rdy==1)
begin
clk_3=0;count=0;bps_mode=bps;
end
elseif(count==208)//208.333*2=416.666
begin
count=0;clk_3=~clk_3;
end
else
count=count+1;
;always@(posedgeclk_3orposedgerdy)//clk_2=19200Hz
if(rdy==1)
clk_2=0;
else
clk_2=~clk_2;
always@(posedgeclk_2orposedgerdy)//clk_1=9600Hz
if(rdy==1)
clk_1=0;
else
clk_1=~clk_1;
always@(posedgeclk_1orposedgerdy)//clk_0=4800Hz
if(rdy==1)
clk_0=0;
else
clk_0=~clk_0;
;regbps_clk;
always@(bps_modeorclk_3orclk_2orclk_1orclk_0)//setupbps
case(bps_mode)
2b00:bps_cl
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