J--《电工电子技术基础》电子教案-电工电子技术课件-第10章--触发器和时序逻辑电路.ppt

2004年12月;第10章触发器和时序逻辑电路;学习目的与要求;根据上述触发器的特征可知，触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为根本的RS触发器、时钟控制的RS触发器、JK触发器、D触发器、T和T′触发器；按照触发方式的不同，又可分为电位触发器和边沿触发器。;由两个与非门构成的根本RS触发器。;

1;根本RS触发器的波形图;2.同步RS触发器;钟控RS触发器功能真值表;主要特点;钟控RS触发器的特征方程;根本RS触发器和钟控的RS触发器都是采用的电位触发方式。

电位触发方式的钟控RS触发器有一个显著的毛病—存在“空翻”现象。所谓空翻，就是指：在CP=1期间，假设输入RS的状态发生屡次变化，输出Q将随着发生屡次变化。;（1）接收输入信号的过程

CP=1时，主触发器被打开，可以接收输入信号J、K，其输出状态由输入信号的状态决定；但由于CP=0，从触发器被封锁，无论主触发器的输出状态如何变化，对从触发器均无影响，即触发器的输出状态保持不变。;（2）输出信号变化的过程

当CP下降沿到来时，即CP由1变为0时，主触发器被封锁，无论输入信号如何变化，对主触发器均无影响，即在CP=1期间接收的内容被主触发器存储起来。同时，由于CP由0变为1，从触发器被打开，可以接收由主触发器送来的信号，触发器的输出状态由主触发器的输出状态决定。在CP=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。;逻辑功能分析;置0功能;置1功能;翻转功能;功能表;JK触发器的次态方程式：;10.1.3D触发器;管脚排列图;10.1.4T触发器;检验学习结果;10.2计数器;10.2.1二进制计数器;三位二进制异步加计数器的波形图;从状态表或波形图可以看出，从状态000开始，每来一个计数脉冲，计数器中的数值便加1，输入8个计数脉冲时，就计满归零，所以作为整体，该电路也可称为八进制计数器。

由于这种结构计数器的时钟脉冲不是同时加到各触发器的时钟端，而只加至最低位触发器，其他各位触发器那么由相邻低位触发器的输出Q来触发翻转，即用低位输出推动相邻高位触发器，3个触发器的状态??能依次翻转，并不同步，这种结构特点的计数器称为异步计数器。异步计数器结构简单，但计数速度较慢。;用上升沿触发的D触发器构成的4位异步二进制加法计数器及其波形图;3位异步二进制减法计数器;3个JK触发器都接成T触发器,可构成一个同步二进制计数器;10.2.2十进制计数器;驱动方程;2、异步十进制加法计数器;1、由触发器构成N进制计数器;例：分析图示计数器为几进制计数器。;列状态表的过程如下：首先假设计数器的初始状态，如000，并依此根据驱动方程确定J、K的值，然后根据J、K的值确定在CP计数脉冲触发下各触发器的状态。在第1个CP计数脉冲触发下各触发器的状态为001，按照上述步骤反复判断，直到第5个CP计数脉冲时计数器的状态又回到初始状态000。即每来5个计数脉冲计数器状态重复一次，所以该计数器为五进制计数器。;4位集成同步二进制加法计数器74LS161;用集成计数器构成N进制计数器的方法：利用清零端或置数端，让电路跳过某些状态来获得N进制计数器。;用异步归零构成十二进制计数器，存在一个极短暂的过渡状态1100。十二进制计数器从状态0000开始计数，计到状态1011时，再来一个CP计数脉冲，电路应该立即归零。然而用异步归零法所得到的十二进制计数器，不是立即归零，而是先转换到状态1100，借助1100的译码使电路归零，随后变为初始状态0000。;高位片计数到3〔0011〕时，低位片所计数为16×3=48，之后低位片继续计数到12〔1100〕，与非门输出0，将两片计数器同时清零。;用74LS161构成8421码60进制和24进制计数器;集成异步十进制计数器74LS90;异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。;60进制计数器;检验学习结果;10.3存放器;10.3.1存放器;构成存放器的常用芯片有74LS77〔四位双稳锁存器〕、74LS100〔八位双稳锁存器〕、74LS174〔六位存放器〕等。其中锁存器属于电平触发，在送数状态下，输入端送入的数据电位不能变化，否那么将发生“空翻”。以下图是74LS174管脚引线功能图，芯片内六个触发器共用一个时钟脉冲CP〔上升边沿触发〕和一个异步清零脉冲(低电平清零)。;在存数操作之前，先将各个触发器清零。当出现第1个移位脉冲CP时，