Verilog HDL语言初步介绍.pptVIP

芜湖职业技术学院精品资源线下开放课程《FPGA应用技术》芜湖职业技术学院FPGA应用技术讲课教师：杨会伟芜湖职业技术学院第2章VerilogHDL语言初步介绍Verilog语言概述完整的VerilogHDL设计实例Verilog模块基本结构剖析Verilog语言词法Verilog语言数据类型Verilog语言运算符芜湖职业技术学院2.1Verilog语言概述HDL（HardwareDescriptionLanguage）是一种用形式化方法来描述数字电路和数字逻辑系统的硬件描述语言。有两种类型：VHDL和VerilogHDL。VerilogHDL语言具有这样的描述能力：设计的行为特性、设计的数据流特性、设计的结构组成，以及包含响应监控与设计验证方面的时延和波形产生机制。VerilogHDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟和仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。VHDL侧重于系统级描述，通常被系统级设计人员所采用，Verilog侧重于电路级描述，从而更多地为电路级设计人员所采用。Verilog非常容易掌握，只需要有C语言编程基础就可很快上手。芜湖职业技术学院Verilog与C语言的比较（1）Verilog是一种硬件语言，最终是为了产生实际的硬件电路或对硬件电路进行仿真；而C语言是一种软件语言，是控制硬件来实现某些功能的语言。（2）C语言只要是语法正确，都可以编译执行；而Verilog语言有可综合的限制，即在所有的Verilog语句中，只有一部分可以被综合，而另外的部分则不能被综合，只能用来仿真。（3）C语言是一种软件编程语言，其基本思想是语句的循序执行；而Verilog语言的基本思想是模块的并行执行。（4）利用Verilog编程时，要时刻记得Verilog是硬件语言，要时刻将Verilog与硬件电路对应起来。芜湖职业技术学院C语言Verilog语言sub-functionmodule,function,taskif-then-elseif-then-elseCaseCase{,}begin,endForForWhileWhileBreakDisableDefineDefineIntIntPrintfmonitor,display,strobe常用的C语言与Verilog语言相对应的关键字与控制结构常用的C语言与Verilog语言相对应的运算符芜湖职业技术学院C语言Verilog语言功能**乘//除++加--减%%取模!!反逻辑逻辑且||||逻辑或大于小于==大于等于==小于等于====等于!=!=不等于~~位反相按位逻辑与||按位逻辑或^^按位逻辑异或~^~^按位逻辑同或右移左移?:?:同等于if-else敘述芜湖职业技术学院2.2完整的VerilogHDL设计实例3位加法器moduleaddr(a,b,cin,count,sum);//模块名及输入输出端口列表input[2:0]a;//定义信号流向及位宽input[2:0]b;inputcin;outputcount;output[2:0]sum;assign{count,sum}=a+b+cin;//功能描述endmodule芜湖职业技术学院4位计数器modulecount4(out,reset,clk);Output[3:0]out;inputreset,clk;reg[3:0]out;always@(posedgeclk)beginif(reset)out=0;//同步复位elseout=out+1;//计数endendmodule芜湖职业技术学院从上面的例子可以看出，Verilog程序具有以下一些共性：(1)Verilog程序设计是由模块构成的。每个模块的内容都嵌在module与endmodule两个关键字之间；每个模块实现特定功能；模块是可以层次嵌套的(2)每个模块首先要进行端口定义，并说明输入端口和输出端口，然后对模块的功能进行逻辑描述；(3)Verilog程序书写格式