数字秒表专业课程设计.doc

北华航天工业学院

电子工程系

EDA综合课程设计

——数字秒表设计

姓名：_____

班级：_______

指导老师：________

摘要

EDA技术作为电子工程领域一门新技术，极大提升了电子系统设计效率和可靠性。此次课程设计就是利用VHDL语言结合硬件电路来实现数字秒表功效，数字秒表有4个模块组成，分别为分频电路模块，去抖电路模块，时间计数电路模块，显示模块。用VHDL语言编程来实现各个模块功效，再用原件例化方法实现各模块之间连接，从而实现整个数字秒表电路功效。

设计要求

秒表逻辑结构关键由显示译码器、分频器、十进制计数器、六进制计数器和报警器组成。在整个秒表中最关键是怎样取得一个正确100HZ计时脉冲，除此之外，整个秒表还需要有一个开启信号和归零信号，方便秒表能随意停止及开启。

秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器和之对应，6个计数器输出全部全部为BCD码输出，这么便于和显示译码器连接。当计时达60分钟后，蜂鸣器报警。

模块结构

四个10进制计数器：用来分别对百分之一、十分之一秒、秒和分进行计数；

两个6进制计数器：用来分别对10秒和10分进行计数：

分频率器：用来产生100Hz计时脉冲：

显示译码器：完成对显示控制。

硬件要求

1.主芯片EPF10K10LC84-4

2.6位八段扫描共阴极数码显示管

二个按键开关（归零、开启）

试验内容及步骤

1.依据电路特点，用层次设计概念将此设计任务分成若干模块，要求每一模块功效和各模块之间接口。分别让学生分作和调试其中之一，然后再将各模块结合起来联试。以培养学生之间合作精神，同时加深层次化设计概念。

2.了解软件元件管理深层含义，和模块元件之间连接该概念，对于不一样目录下同一设计，怎样熔合。

3.适配划分前后仿真内容有何不一样概念，仿真信号对象有何不一样，让学生有更深一步了解。熟悉CPLD设计调试过程中手段多样化。

4.按适配划分后管脚定位，同相关功效块硬件电路接口连线。

5.全部模块全用VHDL语言描述。

五、设计原理和技术方法：

包含：电路工作原理分析和原理图、元器件选择和参数计算、电路调试方法和结果说明；

软件设计说明书和步骤图、软件源程序代码、软件调试方法和运行结果说明。

（一）设计步骤

1、设计试验目标：在MAX+plusII软件平台上，熟练利用VHDL语言，完成数字时钟设计软件编程、编译、综合、仿真，使用EDA

试验箱，实现数字秒表硬件功效。

2、设计原理总体框图：

本系统设计采取自顶向下设计方案，系统整体组装设计原理框图图（1）所表示，它关键由控制模块、时基分频模块，计时模块和显示模块四部分组成。各模块分别完成计时过程控制功效、计时功效和显示功效。

数字秒表设计原理图

六、数字秒表各个模块VHDL语言设计

1、时基分频模块

将试验箱提供2.5MHz时钟脉冲分频后变成100Hz脉冲，该模块VHDL设计代码以下：

libraryieee;

useieee.std_logic_1164.all;

entitycb10is

port(

clk:instd_logic;

co:outstd_logic);

endcb10;

architectureartofcb10is

signalcounter:integerrange0to24999;

begin

process(clk)

begin

if(clk='1'andclk'event)then

ifcounter=12499thencounter<=0;

elsecounter<=counter+1;

endif;

endif;

endprocess;

process(counter)

begin

ifcounter=24999thenco<='1';

elseco<='0';

endif;

endprocess;

endart;

十进制计数器模块

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entityTEN