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VHDL时序电路的D触发器小组成员：涂进，谢冰泽，谢希泽
D触发器的VHDL描述设计清0，置数信号的D触发器?D触发器由输入的时钟信号（CLK）、数据输入口（D）和数据输出（Q）构成。本程序通过进程监视CLK和D\，当CLK为上升沿的时候，将D赋值给Q，要完成这个赋值操作，必须再借助一个信号S来进行值的传递最简单，最常用，最具代表性的时序原件是D触发器，它是现代数字系统设计中最基本的底层时序单元，甚至是ASIC设计的基本单元。JK和T触发器都可由它构建而来。D触发器的描述包含了VHDL对时序电路的最基本和典型的表达方式，同时也包含了VHDL许多最具特色的语言现象。
D触发器的模块图D触发器
程序library?ieee;?use?ieee.std_logic_1164.all;entity?dff1?is?port(clk,d,clr,reset:in?std_logic;?q:out?std_logic);?end?dff1;?architecture?exx?of?dff1?is?begin?process(clk,clr,reset)?begin?if?(clr=1)?then?q=0;?elsif(?clkevent?and?clk=1)then?if(?reset=0)?then?q=1;?else?q=d;?end?if;?end?if;?end?process;?end?exx
波形图输入一组波形，当且仅当CLK为上升沿的时候，Q输出D的值；否则，Q保持原值不变
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