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4、组合逻辑电路综合
一、实验目的
1、了解基于Verilog的时序逻辑电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、掌握使用SmartDesign进行设计的方法。
二、实验环境
Libero仿真软件。
三、实验内容
在同学自己的工程文件中，新建一个设计文件和一个测试代码文件，命名要求：
（1）SmartDesign设计文件命名为“学号+下划线+Comparator”（例
3115000001_Comparator.v）。
（2）测试文件命名为test_Comparator。
1、利用已经完成的74HC85模块，设计一个8位的数值比较器。
2、编写该设计的测试平台模块，完成该设计的综合前仿真、综合、综合后仿真、
布局布线、布局布线后仿真。
四、实验结果和数据处理
1、SmartDesign画布的截图。
2、测试平台代码
`timescale1ns/1ns
moduletest_Comparator;
reg[7:0]ina,inb;
regig,ie,is;
wireqg,qe,qs;
hyf5_Comparator
u10(.DataA(ina),.DataB(inb),.ing(ig),.ine(ie),.ins(is),.Qg(qg),.Qe(qe),.Qs(qs));
initial
begin
ina=0;
repeat(20)
#20ina=$random;
end
initial
begin
inb=0;
repeat(20)
#20inb=$random;
1
end
initial
begin
ig=0;ie=0;is=0;
repeat(40)
#10{ig,ie,is}=$random;
end
initial
#400$finish;
endmodule
3、综合前仿真截图
4、综合的截图
5、综合后仿真截图
6、布局布线后仿真的截图。
2
3
5、时序逻辑电路
一、实验目的
1、了解基于Verilog的时序逻辑电路的设计及其验证。
2、熟悉利用EDA工具进行设计及仿真的流程。
3、学习针对实际时序逻辑电路芯片74HC74、74HC112、74HC194、74HC161进行
VerilogHDL设计的方法。
二、实验环境
Libero仿真软件。
三、实验内容
在同学自己的工程文件中，新建一个设计文件和一个测试代码文件，命名要求：
（1）设计文件命名为“学号+下划线+seq”（例3115000001_seq.v），在该文件中，
以下每一个设计对应一个模块，模块名为“姓名拼音首字母+下划线+74HCXX”。
（2）测试文件命名为test_Seq，在该文件中，以下每一个设计对应一个模块，模块
名为test_74HCXX。
1、熟练掌握Libero软件的使用方法。
2、进行针对74系列时序逻辑电路的设计，并完成相应的仿真实验。
3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC74、
74HC112、74HC161、74HC194相应的设计、综合及仿真。
4、提交针对74HC74、74HC112、74HC161、74HC194（任选一个）的综合结果，
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