数字电子技术实验报告——基于FGPA的4位智能抢答器(verilog HDL).pdfVIP

基于FPGA的4位智能抢答器

一、设计任务要求

基于EDA/SOPC系统开发平台，运用QuartusⅡ可编程逻辑器件开发软件，

设计一个4位智能抢答器，在开发箱上，本系统使用频率为1000赫兹的时钟

脉冲。要求如下：

1、可以同时供4名选手抢答，其编号分别为1、2、3、4，各用抢答按键S1、

S2、S3、S4，按键编号与选手编号对应。主持人设置有一个“开始”按

键S5，一个“复位”按键S6，用于控制抢答的开始和系统的复位；各个

按键按下为“0”，弹起为“1”；

2、系统上电和按下“复位”按键后4位数码管显示“0000”，此时只有“开始”

按键有效，其他按键不起作用；

3、当主持人按下“开始”按键后，开始计时，数码管左边两位显示计时的时

间，单位为“秒”；如果有选手按下抢答按键，定时器停止工作，数码管

显示器上左边两个数码管显示抢答时刻的时间；选手编号立即锁存并显

示在右边的两个数码管上，同时封锁输入电路，禁止其他选手抢答；此

状态一直保持到主持人将系统复位为止；

4、抢答的有效时间为10秒，如果定时抢答的时间已到而没有选手抢答，本

次抢答无效，封锁输入电路，禁止抢答，数码管左边显示“10”，右边显

示“00”；此状态一直保持到主持人将系统复位为止；

5、附加提高：在主持人未按下开始按键时，如果有人抢答则犯规，在数码管上

右边两位闪烁犯规选手的编号，闪烁频率为0.5HZ，左边两位显示“00”；此状

态一直保持到主持人将系统复位为止。

二、设计步骤

本次设计主要采用VerilogHDL语言，总体编程思路采用模块化设计方式，

主要分为

3个模块，一个主控制及按键输入模块，一个计时显示模块，一个抢答组号

显示模块，分别对这3个子模块进行独立编程设计，编译仿真通过并生成

元件，在顶层使用原理图或者VerilogHDL语言的方式将3个模块连接起来

完成整个设计。锁定管脚并编译仿真通过，下载到开发箱进行测试。

三、模块设计思路

对于这个任务来说，计时显示模块和抢答组号显示模块的模块并不复杂，

复杂的模块是主控制及按键输入模块，所以我决定再将主控制模块拆分成两

个小的模块——按键输入模块、按键输入判断输出模块。后者使用4个D触

发器来实现，当游戏开始的时候4个D触发器都会接收按键按下的信息，并

且判断是否出现问题，下面我就真实的程序来进行说明。

1、主控制模块的按键输入模块

modulenapoleon(Clk_in,S,LED1,LED2,LED3,LED4);

inputClk_in;

input[5:0]S;

output[7:0]LED1;

output[7:0]LED2;

output[7:0]LED3;

output[7:0]LED4;

wire[7:0]LED1;

wire[7:0]LED2;

wire[7:0]LED3;

wire[7:0]LED4;

wireisTimeFinish;//计时时间是否达10秒，如果时间达到了10秒，

则该变量为1，否则为0

reglockFlag;//锁定抢答组号的标志位，当有人抢答成功，那么将不再

计时以及接受新的输入

regclearFlag;//复位标志位，当主持人按下复位键的时候为0，否则

为1

wire[3:0]Q_out;//D触发器的输出Q

reg[3:0]not_Q_out;//D触发器的输出的取非值not_Q_out=~Q_out;

regstartFlag;//开始标志位，当主持人按下开始的按钮，则该变量

为0，否则为1

//调用D触发器模块，当有人已经抢答的时候，则该触发器将不再输出新

的值，如果不是，则输出相对应的值

triggerDtriggerD_one(.Clk_in(Clk_in),

.S(S),

.clearFlag(clearFlag