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Freescale公司的QorIQ系列处理器P1010学习
TDM接口：
接收数据、时钟和帧同步信号，发送数据、时钟和帧同步信号，收、发相互独立，发送同步、时钟和接收时钟可以配置成输入或者输出。与E1/T1帧无缝对接，最高128时隙，8/16bits位宽，帧同步、数据可以设置在时钟的上升沿或者下降沿采样，同步信号可以正向也可设置成负向有效。
双CANBus控制器；
集成SD/MMC/SDIO支持从外部Flash卡中启动；
一个USB2.0控制器，集成USBPHY；
可编程中断控制器PIC；
可提供多处理器中断管理，负责接收内部和外部中断源，将它们分级并上报给cpu。
集成Flash控制器IFC；
支持NORFLASH和NANDFLASH，8/16bit，
电源管理控制器PMC；
四通道通用DMA控制器；
两条I2C控制器；
SPI接口控制器，只支持P1010作为SPI主设备；
16个GPI或者GPO管脚或者open-drain，可以独立配置；
系统定时器，包含周期性中断定时器、RTC、软件watchdog定时器和4个通用定时器；
双UART；
标准JTAG；
高速接口的配置
X6SerDes可以配置成PCIe、SATA、SGMII接口，在上电复位时就确定。
eTSEC1支持RGMII和SGMII，由cfg_io_port[0:1]来决定，同时决定的还有PCIe和SATA；
eTSEC2/3只支持SGMII。
芯片信号定义
配置信号要在HRESET_B的上升沿采样，但是普通配置信号与PLL配置信号的建立、保持时间要求不一样。大部分复位配置信号都有内部上拉电阻，有些没有内部上拉，需要外部上拉电阻。
芯片复位过程中，会忽视绝大部分输入信号的状态，但是会将绝大部分output信号驱动到inactive状态。
PLL配置：
DDR部分PLL的配置：
CorePLL配置：默认配置core工作频率≥450MHz，若要＜450MHz，那么信号IFC_ADDR[6]要在HRESET时配置成低电平。
BootROM启动模式选择：
Secureboot配置：
Cfg_rom_loc选择NANDFlash时，IFC_AD[9:11]在POR过程中用于选择每个block的page大小：
Cfg_rom_loc选择NANDFlash时，UART_RTS[0]、UART_SOUT[1]在POR过程中用于选择ECC使能功能：
Cfg_rom_loc选择NORFlash时，IFC_AD[15]在POR过程中用于选择哪些地址信号与数据信号复用，在此过程中IFC_AD是不能为低电平的：
IFCFlash模式配置：IFC_WE在POR过程中用于选择Flash模式功能：
PCIe主/从模式配置：IFC_CLE和IFC_OE分别在POR过程中用于配置芯片的PCIe0和PCIe1接口的主从模式：
6-LaneSerDes接口配置：IFC_AD[13:14]在POR过程中用于6组SerDes差分信号为PCIe、SATA、SGMII接口，当SDn_REF_CLK不提供时，该Lane将关闭。
三个TSEC接口配置：IFC_AD[13:14]在POR过程中同时用于3个TSEC的配置选择。
CPUboot是否等待外部配置：EC_MDC在POR过程中决定CPU是否需要外部用于3个TSEC的配置选择。
Boot顺序配置：IFC_BCTL、CAN1_TX在POR过程中决定CPU是从I2C1上的ROM芯片启动还是不从I2C中启动。
DDR3SDRAM类型选择配置：IFC_AVD在POR过程中决定DDR3SDRAM的类型。
SerDes参考时钟配置：IFC_AD[12]在POR过程中决定SerDes参考时钟是100MHz还是125MHz。
4-lane和2-lane是分开的差分时钟输入，独立的锁相环。若SerDesPLL终止，P1010会启动。SerDes配置成的高速接口会disable直到HRESET完成。
Secure引擎是否使用的配置：HRESET_REQ_B在POR过程中决定是否用到内部Secure引擎。
P1010版本号配置：TSEC1_TX_EN在POR过程中为高，可以读取P1010的版本号。
CCB（platformclock，内部总线时钟）clock频率配置：IFC_PAR[1]在POR过程中为高，使CCB时钟频率高于300MHz。
I/O电平选择：BVDD_VSEL[0:1]在POR过程中的值决定BVDD的电平，选择不合理的电压值会对芯片造成不可挽回的损伤，该信号只能接GND或者OVDD（3.3V）。
时钟分配表：
芯片信号定义
芯片的电源统计：
信号
描述
电压
必要性
VDD、AVDD_CORE、
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