第2章可编程逻辑器件.ppt

第2章可编程逻辑器件2.1可编程逻辑器件概述2.2CPLD的结构与工作原理2.3FPGA的结构与工作原理2.4CPLD/FPGA开发应用选择主系统通用10针标准配置/下载接口目标板10针标准配置接口PIN1OTP配置器件插座FPGA使用EPC配置器件的配置时序用专用配置器件配置FPGA2.3FPGA的结构与工作原理查找表FPGA查找表单元内部结构FPGA查找表单元一个N输入查找表(LUT，LookUpTable)可以实现N个输入变量的任何逻辑功能，如N输入“与”、N输入“异或”等。输入多于N个的函数、方程必须分开用几个查找表（LUT）实现输出查黑找盒表子输入1输入2输入3输入4什么是查找表?基于查找表的结构模块0000010100000101输入A输入B输入C输入D查找表输出16x1RAM查找表原理多路选择器FLEX10K系列器件FLEX10K内部结构...IOCIOCIOCIOC......IOCIOC...IOCIOC...IOCIOC...IOCIOC逻辑单元...IOCIOC...IOCIOCIOCIOC...快速通道互连逻辑阵列块(LAB)IOCIOC...连续布线和分段布线的比较连续布线=每次设计重复的可预测性和高性能连续布线(Altera基于查找表（LUT）的FPGA)LABLE...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCFLEX10K系列FPGA结构图...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOC...IOCIOCEABEAB嵌入式阵列块(1)逻辑单元LELE(LC)结构图数据1Lab控制3LE输出进位链级联链查找表

(LUT)清零和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab控制1CLRNDQ数据2数据3数据4Lab控制2Lab控制4(1)逻辑单元LE进位链连通LAB中的所有LE快速加法器,比较器和计数器DFF进位输入(来自上一个逻辑单元)S1LE1查找表LUT进位链DFFS2LE2A1B1A2B2进位输出(到LAB中的下一个逻辑单元)进位链查找表LUT(1)逻辑单元LE两种不同的级联方式“与”级联链“或”级联链LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6ns2.4ns16位地址译码速度可达2.4+0.6x3=4.2ns(2)逻辑阵列LAB是由一系列的相邻LE构成的FLEX10KLAB的结构图(3)快速通道(FastTrack)(4)I/O单元与专用输入端口IO单元结构图EAB的大小灵活可变通过组合EAB可以构成更大的模块不需要额外的逻辑单元，不引入延迟，EAB可配置为深度达2048的存储器EAB的字长是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8(5)嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。用EAB构成不同结构的RAM和ROM输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路输出宽度8,4,2,1数据宽度8,4,2,1地址宽度8,9,10,11写使能输入时钟EAB可以用来实现乘法器VS非流水线结构,使用35个LE,速度为34MHz流水线结构速度为100MHz,EAB8890MHz用EAB实现的流水线乘法器操作速度可达90MHz!实例:4x4乘法器+(6LE)+(6LE)+(7LE)8LELELELELELELELELEL