《FPGA系统设计》实验报告》显示译码器电路设计实验.pdfVIP

《FPGA系统设计》实验报告》显示译码器电路设计实验--第1页

《FPGA系统设计》实验报告》显示译码器电路设计实验

一.实验目的

（1）学习七段数码显示译码器设计；

（2）数码管动态扫描电路的设计；

（3）掌握进程PROCESS语句和CASE语句的使用方法；

（4）熟悉VHDL文本输入设计的流程：输入，编译，模拟仿真及程序下载。

二.实验要求

例1七段数码显示译码器的设计

设计分析：七段数码显示电路是纯组合电路，通常为小规模IC。

下面作为七段BCD码译码器，输出信号LED7S的七位分别接数码管的七段，高位在左，低位在右。例

如当LED7S输出为“1101101”时，数码管的七个段：GFEDCBA分别接1101101；接有高电平

的段发亮，数码管显示符号“5”。

共阴极数码管及其电路

注意：这里没有考虑表示小数点的发光管，如果要考虑，需增加段h。

设计该译码器的必须条件，首先是要列出输入码与输出码之间的对应关系，即真值表。

《FPGA系统设计》实验报告》显示译码器电路设计实验--第1页

《FPGA系统设计》实验报告》显示译码器电路设计实验--第2页

例2数码管扫描显示电路

设计分析:如图3.8所示，是一个8位数码管扫描显示电路，其中每个数码管的8个段:h、g.f、e、

d、c、b、a(h是小数点)都连在一一起，8个数码管分别由8个选通信号k1-k8来选择，被选通的数码

管显示数据。

如果数码管为共阴极数码管，在某个时刻位选信号k3是高电平，其中选通信号为低电平，这时仅k3

对应的数码管显示来自段信号端的数据，其他7个数码管呈现关闭状态。根据这种电路状况，如果希望8

个数码管都可以显示对应数据，可采取k1-k8分别单独选通的方式，与此同时，在段信号输入口加上对应

数码管上显示数据。

八位数码扫描显示电路

本实验中，段选线占用一个8位IO口，位选线借助74LS138占用一个三位IO口控制八位数码管。同

一时刻，某一位的位选线处于选通状态时，其它各位的位选线处于关闭状态，即8位LED是逐个被选通，

只有选通的那一-位显示字符，其它位则是熄灭的，而被

选通数码管的段选线输出是并行的。

若要各位LED显示相同的字符，就必须采用扫描显示方式。某一时刻选通其中的一位，在下一时刻，

只让下一位的位选线处于选通状态，而其他的位选线处于关闭状态。如此循环下去，当显示间隔足够短，

由于人眼有视觉暂留现象，则可造成多位同时亮的假象，达到各位“同时”显示出字符的目的。这种扫描

方式称为数码管动态扫描方式。

例3八位数码扫描显示电路的设计

在例2数码管动态扫描显示电路的基础上，利用三位计数器，对八位数码管进行选通扫描，在八个数

码管上显示数据：13579BDF。

三.实验操作步骤

例1七段数码显示译码器的设计

(1)新建一个VHDL文本文件;

(2)VHDL程序输入

实体名:DECL;输入端口为d,数据类型为stdlogic_vector(3downto0);输出端口为seg,数据类型为

std_logic_vector(6downto0)。用case语句编写七段显示器译码程序，显示从0-F。

(3)对源程序进行语法检查和编译;

(4)管脚锁定;

(5)硬件下载。

代码如下：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

《FPGA系统设计》实验报告》显示译码器电路设计实验--第2页

《FPGA系统设计》实验报告》显示译码器电路设计实验--第3页

ENTITYLEDdisplayIS

PORT(D:INSTD_LOGIC_VECTOR(3DOWNTO0);

SEL:OUTSTD_LOGIC_VECTOR(2DOWNTO0);

SEG:OUTSTD_LOGIC_VECTOR(6DOWNTO0));

ENDLEDdisplay;

ARCHITECTUREONEOFLEDdisplay