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数电实验2
一．实验目的
1.学习并掌握硬件描述语言（VHDL或VerilogHDL）；熟悉门电路的逻辑功能，
并用硬件描述语言实现门电路的设计。
2.熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。
3.熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。
4.熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。
二.实验设备
1.Quartus开发环境
2.ED0开发板
三.实验内容
要求1：编写一个异或门逻辑电路，编译程序如下。
1）用QuartusII波形仿真验证；
2）下载到DE0开发板验证。
要求2：编写一个将二进制码转换成0-F的七段码译码器。
1）用QuartusII波形仿真验证；
2）下载到DE0开发板，利用开发板上的数码管验证。
要求3：编写一个计数器。
1）用QuartusII波形仿真验证；
2）下载到DE0开发板验证。
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要求4：编写一个能实现占空比50%的5M和50M分频器即两个输出，输出
信号频率分别为10Hz和1Hz。
1）下载到DE0开发板验证。（提示：利用DE0板上已有的50M晶振作为
输入信号，通过开发板上两个的LED灯观察输出信号）。
2）电路框图如下：
扩展内容：利用已经实现的VHDL模块文件，采用原理图方法，实现0-F计
数自动循环显示，频率10Hz。（提示：如何将VHDL模块文件在逻辑原理图
中应用，参考参考内容5）
四.实验原理
1.实验1实现异或门逻辑电路，VHDL源代码如下：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYEXORGATEIS
PORT(A,B:INSTD_LOGIC;
C:OUTSTD_LOGIC);
ENDEXORGATE;
ARCHITECTUREfwmOFEXORGATEIS
BEGIN
**
C=AXORB;
END;
2.实验2实现一个将二进制码转换成0-F的七段译码器，VHDL源代码如下：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYsevendecoderIS
PORT(data_in:INSTD_LOGIC_VECTOR(3DOWNTO0);
dis_out:OUTSTD_LOGIC_VECTOR(6DOWNTO0));
ENDsevendecoder;
ARCHITECTUREfwmOFsevendecoderIS
BEGIN
PROCESS(data_in)
BEGIN
CASEdata_inIS
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