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FPGA课程设计报告

专业班级：13电信1班

学号：************

姓名：***

指导老师：**

实验日期：2015.11.27—2015.12.18

文华学院信息学部

多功能数字钟电路设计

一、设计题目

多功能数字钟电路的分层次设计7

二、设计要求技术指标

设计一个具有时、分、秒计时的电子钟电路，按24小时制

计时。

三、设计分析

在设计一个比较复杂的数字电路或系统时，通常采用自上

而下和自下而上的设计方法。在自上而下设计中，先定义顶层

模块，然后再定义顶层模块中用到的子模块。而在自下而上设

计中，底层的各个子模块首先被确定下来，然后将这些子模块

组合起来构成顶层模块。将电路分为不同层次和多个模块分别

进行设计，然后将这些模块组合起来实现电路逻辑功能，这种

方法通常被称为分层次的电路设计。

工作原理：振荡器产生的稳定的高频脉冲信号，作为数字钟的时

间基准，再经分频器输出标准秒脉冲。秒计数器计满60后向分计数

器进位，分计数器计满60后向小时计数器进位，小时计数器按照24

进制规律计数。计数器的输出送译码显示电路，即可显示出数码（时

间）。计时出现误差时可以用校时电路进行校时和校分。仿电台报时

和定时闹钟为扩展电路，只有在计时主题电路正常运行的情况下才能

进行功能扩展。

虚线框内的部分用VerilogHDL进行描述，然后用FPGA/CPLD

实现，译码显示电路用中规模IC实现，振荡器由集成电路定时器555

与RC电路组成1kHz的多谐振荡器。

四、设计步骤

①多功能数字钟主体电路逻辑设计：

采用自下而上的设计方法，首先定义数字钟下层的各个模块，再

调用这些模块组合成顶层的数字钟电路。

1.模24计数器的VerilogHDL设计

小时计数器的计数规律为00-01-…-09-10-11-…-22-23-00…，即

在设计时要求小时计数器的个位和十位均按8421BCD码计数。

//文件名：counter24.v(BCD计数：0~23)

modulecounter24(CntH,CntL,nCR,EN,CP);

inputCP,nCR,EN;//分别为计时脉冲CP、清0信号、nCR和使能信号EN

output[3:0]CntH,CntL;//计时计数器的十位和个位输出信号

reg[3:0]CntH,CntL;//输出为8421BCD码

always@(posedgeCPornegedgenCR)

begin

if(~nCR){CntH,CntL}=8h00;//异步清零

elseif(~EN){CntH,CntL}={CntH,CntL};//对使能信号无效的处理

elseif((CntH2)||(CntL9)||((CntH==2)(CntL=3)))

{CntH,CntL}=8h00;//对小时计数器出错的处理

elseif((CntH==2)(CntL3))//进行20-23计数

beginCntH=CntH;CntL=CntL+1b1;end

elseif(CntL==9)//小时十位级的计数

beginCntH=CntH+1b1;CntL=4b0000;end

else//小时个位的计数

beginCntH=CntH;CntL=CntL+1b1;end

end

endmodule

2.模60计数器的VerilogHD