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Verilog实验报告(电子)
西安邮电大学
VerilogHDL大作业报告书
学院名称：电子工程学院
学生姓名：
专业名称：电子信息工程
班级：
1/28
Verilog实验报告(电子)
实验一异或门设计
一、实验目的
（1）熟悉Modelsim软件
（2）掌握Modelsim软件的编译、仿真方法
（3）熟练运用Modelsim软件进行HDL程序设计开发
二、实验内容
my_or，my_and和my_not门构造一个双输入端的xor门，其功能是计算z=x’
y+xy’,其中x和y为输入，z为输出；编写激励模块对x和y的四种输入组合
进行测试仿真
1、实验要求
用VerilogHDL程序实现一个异或门，Modelism仿真，观察效果。
2、步骤
1、建立工程
2、添加文件到工程
3、编译文件
4、查看编译后的设计单元
5、将信号加入波形窗口
6、运行仿真
实验描述如下：
modulemy_and(a_out,a1,a2);
outputa_out;
inputa1,a2;
wires1;
nand(s1,a1,a2);
nand(a_out,s1,1b1);
Verilog实验报告(电子)
endmodule
modulemy_not(n_out,b);
outputn_out;
inputb;
nand(n_out,b,1b1);
endmodule
modulemy_or(o_out,c1,c2)；
outputo_out;
inputc1,c2;
wires1,s2;
nand(s1,c1,1b1);
nand(s2,c2,1b1);
nand(o_out,s1,s2);
endmodule
moduleMY_XOR(z,x,y);
outputz;
inputx,y;
wirea1,a2,n1,n2;
my_notSTEP01(n1,x);
my_notSTEP02(n2,y);
my_andSTEP03(a1,n1,y);
my_andSTEP04(a2,n2,x);
my_orSTEP05(z,a1,a2);
Endmodule
modulestimulus;
regX,Y;
Verilog实验报告(电子)
wireOUTPUT;
MY_XORxor01(OUTPUT,X,Y);
initial
begin
,OUTPUT);
end
initial
begin
X=1b0;Y=1b0;
#5X=1b1;Y=1b0;
#5X=1b1;Y=1b1;
#5X=1b0
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