《数字电路EDA设计》课件第二章 典型的CPLD fpga芯片结构.ppt

OLOGIC结构图Virtex-5系列芯片IOB的ILOGIC/ISERDES可以配置为D触发器或锁存器，也可以配置为IDDR模式。IDDR是指输入双倍数据速率(DDR)寄存器，ILOGIC电路中有专用寄存器来实现，实用时需要通过例化IDDR单元来使用此功能。OLOGIC由两个主要模块组成，一个用于配置输出数据通路，另一个用于配置三态控制通路。这两个模块也可以配置为D触发器、锁存器或DDR模式，它们具有共同的时钟，但具有不同的使能信号OCE和TCE。BlockRAMBlockRAM属于双口RAM，允许对其中一个端口读操作时，对另一个端口进行写操作。每个端口均可配置成可用的宽度之一，与另一端口无关。每个端口的读端口宽度可与写端口宽度不同。BlockRAM内容可以在芯片工作中重写，也可在上电配置时用比特流初始化或清除。在写操作过程中，存储器可以设置成让数据输出保持不变，或者令其反映正在写入的新数据或正在覆盖的旧数据。BlockRAM框图第二章

典型的cpldfpga芯片结构ALTERA公司CPLD芯片CPLD传统CPLD的主要缺点在于：当器件内部的宏单元个数超过512个，或者门密度超过几千门时，宏单元之间的互连线规模将呈指数级增长，限于CPLD器件的面积约束，全局布线结构的CPLD内部密度有限。采用了新的结构，仍然以LABs为主要结构，但布线方法摒弃了以前的全局布线结构,而是采用了行列布线结构内部还集成了FLASH存储器，这使得MAXII系列芯片本身就具备了存储功能MAXII传统CPLD的乘积项结构与MAXII系列芯片对比传统的乘积项结构MAXII系列芯片各款芯片的引脚数目与封装基于LUT的LE结构这种结构以逻辑单元LE（Logicelements）为基础单位，每个LE又包括一个4输入查找表与一个寄存器MAXII系列芯片的逻辑阵列由LAB(逻辑阵列块)构成，每个LAB包括10个逻辑单元，每个逻辑单元都能实现一部分用户期望的逻辑功能。MAXII系列芯片芯片的内部结构MAXII系列芯片提供了一个全局时钟网络，该网络包括的全局时钟线为整个芯片内部的各部分提供时钟,不作时钟时可作诸如复位、预置位、输出使能等全局控制信号。注意：上图中并未给出FLASH存储器的位置，因为不同型号芯片的FLASH位置不同。EPM240器件的FLASH块位置在器件左侧，EPM570、EPM1270和EPM2210器件的FLASH块在左下区域。FLASH存储空间被划分为指定的配置间CFM，CFM提供了SRAM配置信息，使得MAXII系列芯片器件上电时能自动配置逻辑功能。MAXII系列芯片内置FLASH中的一部分，约8192位的存储空间被划分给用户作为用户存储器使用，这一区域称为UFM（UserFlashMemory），UFM可以与其附近的3行LAB相接，由这些LAB进行读写。MAXII系列芯片的底层布局LAB局部互连能够驱动同一LAB的所用LE。LAB局部互连线的信号来自于整个芯片的行列互连线与各LE输出信号的反馈。通过直接互连的形式，与LAB相邻的其他LAB也能驱动LAB的局部互连线。直接互连的形式体现了高性能与灵活的特点，能够显著减轻整个芯片行列互连线的负担。借助于局部互连与直接互连，每个LE能够驱动30个LE。每个LAB能在同一时刻发出10种控制信号给其内部的逻辑单元。这些控制信号包括两条时钟信号、两条时钟使能信号、两条异步复位信号、一条同步复位信号、一条异步预置信号、一条同步预置信号以及加/减控制信号。例如当需要实现计数器功能时，一般需要这些信号中的同步预置与同步复位信号。每个逻辑阵列块包括10个LE（逻辑单元），逻辑单元进位链、LAB控制信号、LAB局部互连线、一个查找表链以及寄存器互连链。每个LAB可含多达26个专用输入信号，还包括由同一LAB中其他逻辑单元的输出反馈回来的10个反馈信号。内部互连线用于同一LAB内部各LE之间的信号传递。查找表链用于将同一LAB的相邻LE的LUT输出信号进行互连传递。寄存器互连链将某一LE寄存器的输出与相邻LE寄存器进行互连传递。ALTERA公司的EDA开发软件QuartusII能够充分利用这些进位链自动将逻辑功能配置到相应的LE内。逻辑阵列块每个逻辑阵列块包括10个LE（逻辑单元），逻辑单元进位链、LAB控制信号、LAB局部互连线、一个查找表链以及寄存器互连链。每个LAB可含多达26个专用输入信号，还包括由同一LAB中其他逻辑单元的输出反馈回来的10个反馈信号。内部互连线用于同一LAB内