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老当益壮，宁移白首之心；穷且益坚，不坠青云之志。——唐·王勃
电子科技大学
实验报告
学生姓名：任彦璟学号：2015040101018指导教师：吉家
成米源王华
一、实验项目名称：Verilog时序逻辑设计
二、实验目的：
掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄
存器74x194，的工作原理。
设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存
器（LFSR：LinearFeedbackShiftRegister）计数器。
设计同步计数器74x163。
三、实验内容：
1．设计边沿D触发器74x74。
2．设计通用移位寄存器74x194。
3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。
4．设计4位同步计数器74x163。
四、实验原理：
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老当益壮，宁移白首之心；穷且益坚，不坠青云之志。——唐·王勃
74x74逻辑电路图
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