微电子概论（第3版）课件6-4-2数字集成电路设计实例-系统架构设计 .pptx

IntroductiontoMicroelectronicsThirdEdition《微电子概论》（第3版）郝跃贾新章史江一

6.4.2系统架构设计6.4数字集成电路设计实例目录6.4.1功能规划与原理分析6.4.3验证方案设计6.4.4逻辑综合与结果分析

1.系统架构UART子系统构成：接收器、发送器、接收FIFO、发送FIFO、波特率发生器、APB接口、DMA接口、状态监测与终端控制器

2.子模块设计接收器（Receiver）：在侦测到有效起始位后开始接收数据，将接收的串行数据转为并行格式，对接收的数据帧进行Overrun、Parity、framing错误检查，以及Break状态检测，并将检测结果与接收数据合并成12bit数据写入接收FIFO接收FIFO（ReceiveFIFO）：位宽为12bit，深度16。存储接收器接收的数据，通过APB接读出。接收FIFO可关闭APB接口（APBInterface）：访问UART的接口，用于产生AHB/APBbridge读/写UART内部控制/状态寄存器以及发送/接收数据，FIFO存储器的控制信号内部包含UART中的所有外部可写的寄存器

2.子模块设计寄存器单元（RegisterBlock）：内部控制/状态寄存器，存储写入控制字，记录UART状态发送FIFO（TransmitFIFO）：位宽为8bit，深度16。存储APB接口写入的待发送数据，由发送器读出。发送FIFO可关闭DMA接口（DMAInterface）：根据发送和接收FIFO的空/满状态，以及UART内部寄存器设置，生成DMA请求信号；根据外部DMA控制器写入数据，清除DMA请求。

2.子模块设计发送器（Transmitter）：用于实现数据的串行发送，从发送FIFO中读取发送数据，并对数据进行并-串转换，在串行数据前加入起始位，根据UART控制寄存器中的设置，在串行数据后加上奇偶校验位和停止位。发送顺序为：起始位、数据位（低位在前）、（奇偶校验位）和停止位波特率产生器（BaudRateGenerator）：生成发送器和接收器所需的（波特率*16）的时基信号——Baud16。该时基信号高电平脉冲宽度为半个UARTCLK时钟周期，频率为设定波特率的16倍。FIFO状态与中断器（FIFOstatusandInterruptor）：根据UART数据发送和接收状态，以及内部寄存器设置，产生可屏蔽的高电平有效中断信号

3.设计文件|──rtl（目录）|──uart_top.v（UARTIP顶层模块）|──uart_apb_if.v （UARTAPB接口模块）|──uart_dma_if.v （UARTDMA接口模块）|──uart_int_if.v （UART中断接口模块）|──buad16_gen.v （波特率分频器模块）|──uart_receiver.v （接收器模块）|──uart_transimtter （发送器模块）|──txfifo_wctrl.v （发送FIFO写控制模块）|──txfifo_rctrl.v （发送FIFO读控制模块）|──rxfifo_wctrl.v （接收FIFO写控制模块）|──rxfifo_rctrl.v （接收FIFO读控制模块）|──sync_p2u.v （从pclk到uartclk的同步模块）|──sync_u2p.v （从uartclk到pclk的同步模块）设计文件树