数字系统设计课件第七章 testbech.pdfVIP

第六章测试平台文件

主讲人：徐向民教授

目录

VHDL仿真概述

仿真测试平台文件

仿真响应

文件I/O的读写

VHDL仿真概述

VHDL仿真器

如modelsim

需要以下输入

设计的描述（项目的VHDL程序）

驱动设计的激励

在VHDL本身是自激励时则无需此输入

基本结构仿真结构顶层

连接信号

设计项目元件

激励驱动器

（DUT）

连接信号

VHDL仿真概述

VHDL一般仿真过程

首先，编写项目元件和设计项目元件测试激励文件

（VHDL程序）（VHDL程序）

激励文件

其次，编译项目并且综VHDL程序编译及综设计库文件

合

合（VHDL库）

VHDL综合输出（网功能仿真工具

络表）（VHDL功能仿真）

再次，功能仿真

功能仿真库

时序仿真工具

VHDL布局布线输出

（VHDL时序仿真）

最后，时序仿真

时序仿真库

仿真测试平台文件

测试平台文件

定义：可以用来验证所设计的硬件模型的正确

性的VHDL模型。

作用：为所测试的原件提供了激励信号，仿真

结果可以以波形的方式显示或存储测试结果到

文件中。

激励信号

可以直接集成在测试平台文件中，也可以从外

部文件中加载。

仿真测试平台文件

编写测试平台文件的语言

VHDL（VHSICHardwareDescription

Language）

VerilogHDL

SystemVerilog

SystemC

……

接下来将只讲解使用VHDL语言编写

测试平台文件的方法

仿真测试平台文件——测试平台文件的结构

一个测试平台文件的基本结构如下：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYTEST_BENCHIS--测试平台文件的空实体（不需要定义端口）

ENDTEST_BENCH;

ARCHITECTURETB_BEHAVIO