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系统设计之频率计第1页，共15页，星期日，2025年，2月5日
7.5等精度频率/相位计设计7.5.2测频原理图7-11等精度频率计主控结构第2页，共15页，星期日，2025年，2月5日
7.5等精度频率/相位计设计7.5.2测频原理图7-12频率计测控时序第3页，共15页，星期日，2025年，2月5日
7.5等精度频率/相位计设计7.5.2测频原理（7－10）（7－11）7.5.3VHDL测试程序设计（7－12）占空比=第4页，共15页，星期日，2025年，2月5日
7.4直接数字合成器设计【例7-37】LIBRARYIEEE;--等精度频率计FPGA设计部分USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYetesterISPORT(BCLK:INSTD_LOGIC;--标准频率时钟信号clock2，50MHZTCLK:INSTD_LOGIC;--待测频率时钟信号CLR:INSTD_LOGIC;--清零和初始化信号CL:INSTD_LOGIC;--当SPUL为高电平时，CL为预置门控信号，用于测频计数--时间控制当SPUL为低电平时，CL为测脉宽控制信号，--CL高电平时测高电平脉宽而当CL为低电平时，测低电平脉宽。SPUL:INSTD_LOGIC;--测频或测脉宽控制START:OUTSTD_LOGIC;--起始计数标志信号EEND:OUTSTD_LOGIC;--由低电平变到高电平时指示脉宽计数结束，SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);--数据读出选同控制DATA:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--8位数据读出ENDetester;ARCHITECTUREbehavOFetesterISSIGNALBZQ:STD_LOGIC_VECTOR(31DOWNTO0);--标准计数器SIGNALTSQ:STD_LOGIC_VECTOR(31DOWNTO0);--测频计数器SIGNALENA:STD_LOGIC;--计数使能SIGNALMA,CLK1,CLK2,CLK3:STD_LOGIC;SIGNALQ1,Q2,Q3，BENA,PUL:STD_LOGIC;SIGNALSS:STD_LOGIC_VECTOR(1DOWNTO0);BEGINSTART=ENA;（接下页）第5页，共15页，星期日，2025年，2月5日
7.4直接数字合成器设计DATA=BZQ(7DOWNTO0)WHENSEL=000ELSE--标准频率计数低8位输出BZQ(15DOWNTO8)WHENSEL=001ELSEBZQ(23DOWNTO16)WHENSEL=010ELSEBZQ(31DOWNTO24)WHENSEL=011ELSE--标准频率计数最高8位输出TSQ(7DOWNTO0)WHENSEL=100ELSE--待测频率计数值最低8位输出TSQ(15DOWNTO8)WHENSEL=101ELSETSQ(23DOWNTO16)WHENSEL=110ELSETSQ(31DOWNTO24)WHENSEL=111ELSE--待测频率计数值最高8位输出TSQ(31DOWNTO24);BZH:PROCESS(BCLK,CLR)--标准频率测试计数器，标准计数器BEGINIFCLR=1THENBZQ=(OTHERS=0);ELSIFBCLKEVENTANDBCLK=1THENIFBENA=1THENBZQ=BZQ+1;ENDIF;ENDIF;ENDPROCESS;TF:PROCESS(TCLK,CLR,ENA)--待测频率计数器，测频计数器
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