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2025年集成电路考试试题及答案

一、单项选择题（每题2分，共20分）

1.以下关于CMOS工艺中阱（Well）的描述，错误的是：

A.标准CMOS工艺中，PMOS管制作在N阱中

B.双阱工艺可独立优化NMOS和PMOS的阈值电压

C.深N阱（DNW）常用于隔离高压器件与低压电路

D.衬底偏置效应会导致阱与衬底之间的耗尽层宽度减小

答案：D（衬底偏置效应会使耗尽层宽度增加，阈值电压升高）

2.当MOSFET的栅源电压VGS大于阈值电压Vth，漏源电压VDS小于VGS-Vth时，器件工作在：

A.截止区

B.线性区（三极管区）

C.饱和区

D.击穿区

答案：B（线性区条件为VDSVGS-Vth）

3.某光刻工艺使用波长193nm的ArF光源，数值孔径NA=1.35，相干因子σ=0.8，根据瑞利分辨率公式R=k1λ/NA，当k1取0.25时，该工艺理论分辨率约为：

A.36nm

B.45nm

C.52nm

D.60nm

答案：A（R=0.25×193/1.35≈36nm）

4.以下哪种材料不是先进工艺中互连层的常见阻挡层材料？

A.TaN

B.Co

C.SiO2

D.TiN

答案：C（SiO2是介质层材料，阻挡层需抑制铜扩散，常用TaN、TiN、Co等）

5.DRAM存储单元的核心结构是：

A.一个MOS管+一个电容

B.六个MOS管组成的锁存器

C.两个MOS管+一个电阻

D.一个二极管+一个电容

答案：A（DRAM靠电容存储电荷，需定期刷新；SRAM是六管锁存器）

6.以下关于FinFET（鳍式场效应管）的描述，正确的是：

A.沟道与衬底平行，通过平面结构抑制短沟道效应

B.栅极仅覆盖沟道的顶部表面

C.鳍的高度决定了有效沟道宽度

D.阈值电压仅由栅氧化层厚度决定

答案：C（FinFET的鳍高度（Hfin）与鳍数量（Nfin）共同决定沟道宽度W=2×Hfin×Nfin）

7.在集成电路测试中，“IDDQ测试”主要用于检测：

A.动态逻辑电路的时序错误

B.电源与地之间的短路缺陷

C.高频信号的串扰噪声

D.存储单元的保持时间失效

答案：B（IDDQ测试测量静态电源电流，检测静态漏电流异常，如栅氧击穿、金属连线短路）

8.以下哪项不是SoC（系统级芯片）设计中IP核（知识产权核）的典型类型？

A.软核（RTL代码）

B.固核（门级网表+约束）

C.硬核（版图+工艺适配）

D.单核（单功能模块）

答案：D（IP核分类为软核、固核、硬核，“单核”非标准分类）

9.铜互连工艺中，“大马士革工艺”（Damascene）的核心步骤是：

A.先刻蚀介质层，再填充铜并抛光

B.先沉积铜，再刻蚀图形并淀积介质

C.先注入掺杂，再退火形成低阻路径

D.先生长阻挡层，再刻蚀铜形成互连线

答案：A（大马士革工艺先在介质层刻蚀沟槽/通孔，填充铜后CMP抛光，形成互连）

10.以下关于EUV（极紫外）光刻的描述，错误的是：

A.采用波长13.5nm的光源

B.需在真空环境中进行曝光

C.反射式光学系统替代传统折射式

D.光刻胶对EUV的吸收效率高于DUV

答案：D（EUV光子能量高，光刻胶吸收效率低，需更薄的光刻胶层）

二、填空题（每空1分，共20分）

1.晶体管特征尺寸（FeatureSize）通常指______的宽度，2025年主流先进工艺节点已达到______nm以下。（栅极，3）

2.双极型晶体管（BJT）的三个工作区是______、______和饱和区。（截止区，放大区）

3.铜互连中，为防止铜向介质层扩散，需在铜与介质之间沉积______层，常用材料为______。（阻挡，TaN/TiN）

4.SoC设计中，低功耗技术包括______（如关闭空闲模块电源）、______（如动态调整工作电压）等。（电源门控，动态电压频率调整DVFS）

5.FinFET通过______结构实现对沟道的三面/多面栅控制，有效抑制______效应（如阈值电压随沟道长度缩短而下降）。（鳍式，短沟道）

6.集成电路封装中，FlipChip（倒装焊）技术通过______直接连接芯片与基板，相比引线键合（WireBonding）可降低______和电感。（焊球，寄生电阻）

7.动态随机存储器（DRAM）的存储单元需要______操作以补偿电荷泄漏，而静态随机存储器（SRAM）依靠_