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第6章半导体存储器存储器的扩展第1页，共25页，星期日，2025年，2月5日由于存储器的字数与存储器芯片的字数一致，8K=213，故只需13根地址线(A12?A0)对各芯片内的存储单元寻址，每一芯片只有一条数据线，所以需要8片这样的芯片，将它们的数据线分别接到数据总线(D7?D0)的相应位。在此连接方法中，每一条地址线有8个负载，每一条数据线有一个负载。位扩展法中，所有芯片都应同时被选中，各芯片CS端可直接接地，也可并联在一起，根据地址范围的要求，与高位地址线译码产生的片选信号相连。对于此例，若地址线A0?A12上的信号为全0，即选中了存储器0号单元，则该单元的8位信息是由各芯片0号单元的1位信息共同构成的。可以看出，位扩展的连接方式是将各芯片的地址线、片选CS、读/写控制线相应并联，而数据线要分别引出。第2页，共25页，星期日，2025年，2月5日图6.17用8K?1位芯片组成8K?8位的存储器第3页，共25页，星期日，2025年，2月5日2．字扩展字扩展用于存储芯片的位数满足要求而字数不够的情况，是对存储单元数量的扩展。图6.18给出了用4个16K?8芯片经字扩展构成一个64K?8存储器系统的连接方法。图6.18有16?K?8位芯片组成64?K?8位的存储器第4页，共25页，星期日，2025年，2月5日图中4个芯片的数据端与数据总线D7?D0相连；地址总线低位地址A13?A0与各芯片的14位地址线连接，用于进行片内寻址；为了区分4个芯片的地址范围，还需要两根高位地址线A14、A15经2–4译码器译出4根片选信号线，分别和4个芯片的片选端相连。各芯片的地址范围见表6.6。第5页，共25页，星期日，2025年，2月5日表6.6图6.16中各芯片地址空间分配表A15A14A13A12A11…A1A0说明10000000…00111…11最低地址(0000H)最高地址(3FFFH)20101000…00111…11最低地址(4000H)最高地址(7FFFH)31010000…00111…11最低地址(8000H)最高地址(BFFFH)41111000…00111…11最低地址(C000H)最高地址(FFFFH)地址片号第6页，共25页，星期日，2025年，2月5日可以看出，字扩展的连接方式是将各芯片的地址线、数据线、读/写控制线并联，而由片选信号来区分各片地址。也就是将低位地址线直接与各芯片地址线相连，以选择片内的某个单元；用高位地址线经译码器产生若干不同片选信号，连接到各芯片的片选端，以确定各芯片在整个存储空间中所属的地址范围。第7页，共25页，星期日，2025年，2月5日3．字位同时扩展在实际应用中，往往会遇到字数和位数都需要扩展的情况。若使用l?k位存储器芯片构成一个容量为M?N位(Ml，Nk)的存储器，那么这个存储器共需要(M/l)?(N/k)个存储器芯片。连接时可将这些芯片分成(M/l)个组，每组有(N/k)个芯片，组内采用位扩展法，组间采用字扩展法。图6.19给出了用2114(1K?4)RAM芯片构成4K?8存储器的连接方法。第8页，共25页，星期日，2025年，2月5日图6.19字位同时扩展连接图第9页，共25页，星期日，2025年，2月5日图中将8片2114芯片分成了4组(RAM1、RAM2、RAM3和RAM4)，每组2片。组内用位扩展法构成1K?8的存储模块，4个这样的存储模块用字扩展法连接便构成了4K?8的存储器。用A9?A010根地址线对每组芯片进行片内寻址，同组芯片应被同时选中，故同组芯片的片选端应并联在一起。本例用2–4译码器对两根高位地址线A10?A11译码，产生4根片选信号线，分别与各组芯片的片选端相连。第10页，共25页，星期日，2025年，2月5日6.4.2存储器与CPU的连接CPU对存储器进行访问时，首先要在地址总线上发地址信号，选择要访问的存储单元，还要向存储器发出读/写控制信号，最后在数据总线上进行信息交换。因此，存储器与CPU的连接实际上就是存储器与三总线中相关信号线的连接。1．存储器与控制总线的连接在控制总线中，与存储器相连的信号线为数不多，如8086/8088最小方式下的M/IO(8088为M/IO)、RD和WR，最大方式下的MRDC、MWTC、IORC