第三讲的基本语法.pptVIP

门时延定义个数0个时延1个时延2个时延3个时延上升0dd1d1下降0dd2d2to_X0dmin(d1,d2)min(d1,d2,d3)截止0dmin(d1,d2)d3门时延由三类时延值组成：上升时延,下降时延,截止时延门时延定义可以包含0个、1个、2个或3个时延值。verilog2009--TJU.ASICCenter---ArnoldShi第126页，共218页，星期日，2025年，2月5日门时延举例notN1(Qbar,Q);//门时延为0nand#6(Out,In1,In2);//所有时延均为6，即上升和下降时延都是6and#(3,5)(Out,In1,In2,In3);notif1#(2,8,6)(Dout,Din1,Din2);//上升时延为2，下降时延为8，截止时延为6，转换到x的时延是2、8和6中的最小值，即2。门延迟也可采用min:type:max形式定义。最小值、典型值和最大值必须是常数表达式。例如:and#(2:3:4,5:6:7)(Pout,Pin1,Pin2);如要更精确定义门延时,可用specify语句定义从特定的输入到输出端的各种延时.verilog2009--TJU.ASICCenter---ArnoldShi第127页，共218页，星期日，2025年，2月5日矢量线网用于门结构描述当需要重复性的实例时，在实例描述语句中能够有选择地定义范围说明wire[3:0]Out,InA,InB;nandGang[3:0](Out,InA,InB);实例化时自动以相同的标号对齐。等价于nandGang3(Out[3],InA[3],InB[3]),Gang2(Out[2],InA[2],InB[2]),Gang1(Out[1],InA[1],InB[1]),Gang0(Out[0],InA[0],InB[0]);verilog2009--TJU.ASICCenter---ArnoldShi第128页，共218页，星期日，2025年，2月5日门级结构建模例题`timescale1ns/1nsmoduleDEC2X4(A,B,Enable,Z);inputA,B,Enable;output[0:3]Z;wireAbar,Bbar;not#(1,2)V0(Abar,A),V1(Bbar,B);nand#(4,3)N0(Z[3],Enable,A,B),N1(Z[0],Enable,Abar,Bbar),N2(Z[1],Enable,Abar,B),N3(Z[2],Enable,A,Bbar);endmoduleverilog2009--TJU.ASICCenter---ArnoldShi第129页，共218页，星期日，2025年，2月5日门级结构建模练习题verilog2009--TJU.ASICCenter---ArnoldShi第130页，共218页，星期日，2025年，2月5日参考解答`timescale1ns/1nsmoduleGateCircuit(Data,Encode,Valid)input[3:0]Data;output[1:0]Encode,Valid;notG1(NotData[2],Data[2]);andG2(A,NotData[2],Data[1]);orG3(B,Data[1],Data[0]),??G4(Encode[0],Data[3],A),??G5(Encode[1],Data[3],Data[2]),??G6(Valid,Data[3],Data[2],B);?endmoduleverilog2009--TJU.ASICCenter---ArnoldShi第131页，共218页，星期日，2025年，2月5日作业题先画出完整门级电路图，然后用门级结构描述以下电路，并试分析其功能M1-EM2-Dverilog2009--TJU.ASICCenter---ArnoldShi第132页，共218页，星期日，2025年，2月5日M3-CLAverilog2009--TJU.ASICCenter---ArnoldShi第133页，共218页，星