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触发器及其应用;触发器是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。本章介绍了基本RS触发器，JK触发器，D触发器，移位寄存器，计数器，多谐振荡器的原理应用电路与计算机仿真设计方法。本章的重点是掌握触发器组成的应用电路的仿真设计与分析方法。注意不同结构形式的触发器之间的差别，注意采用不同触发器构成的寄存器，计数器，多谐振荡器的特点。;9.1触发器及其应用;触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。
;RS触发器
;图为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1”端，因为＝0（＝1）时触发器,被置“1”；为置“0”端,因为＝0（＝1）时触发器被置“0”,当＝＝1时状态保持；;＝＝0时，触发器状态不定，应避免此种情况发生，为基本RS触发器的功能表。基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发。
;输入;JK触发器;J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与为两个互补输出端。通常把Q＝0、＝1的状态定为触发器“0”状态；而把Q＝1，＝0定为“1”状态。
;;上升沿触发JK;1;D触发器;号可供各种用途的需要而选用。如双D74LS74、四D74LS175、六D74LS174、CD4042等。
DCD4042
;;D触发器功能表;J-K触发器组成的时钟变换电路;端(③脚)接与非门U2A和门U2C的输入端。假设Q端初始状态为低电平“o”状态，当CP脉冲上升沿到达后，Q端变为高电平“1”状态，端为低电平“o”状态。CP脉冲和Q端输出经门U2A与非后送入反相器门U2B，输出一个与CP脉冲同步的脉冲。;;当第二个CP上升沿到达后，Q变为低电平“o”状态，变为高电平“1”状态。CP脉冲和端输出经门U2C与非后送入反相器门U2D，输出一个与CP脉冲???步的脉冲。
应当指出：经转换的双时钟脉冲，其频率为CP的二分之一，QA（QA）与QB（QA）相差180。
;;D型触发器组成的智力竞赛抢答器;;D型触发器CC4042，双4输入端与非门CC4012、四2输入端或非门CC4001和六同相缓冲/变换器CC4010构成的智力竞赛抢答器。电路工作时，CC4042的极性端EO(POL)处于高电平“1”，E1(CP)端电平由～和复位开关产生的信号决定。复位开关K5断开时，;CC400l的②脚经上拉电阻接VCC,由于K1～K4均为关断状态，D0（DO）～D3（D3）均为低电平“0”状态，所以～为高电平“1”状态，CP端为低电平“0”状态，锁存了前一次工作阶段的;数据。新的工作阶段开始，复位开关K5闭合，CC4001的②脚接地，CC4012的输出端①脚也为低电平“0”状态，所以E1端为高电平“1”状态。以后，E1的状态完全由CC4042的输出端电平决定。一旦数据开关(K1～K4)有一个闭合，则Q0（Q0）～Q3（Q3）中必有一端最先处于高电平“1”状态，;谢谢大家！
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