存储器及其与接口.ppt

半导体存储器存储矩阵地址总线I/O缓冲器数据总线读写控制/动态刷新电路RAS#DRAM芯片的结构地址锁存器CAS#WE#5.2.2动态读写存储器DRAM第30页，共79页，星期日，2025年，2月5日半导体存储器DRAM的特点所用管子少，芯片位密度高功耗小需要刷新存取速度慢DRAM主要用来做内存DRAM的种类FPMDRAM 存取时间80~100nsEDODRAM 存取时间50~70ns SDRAM 存取时间6~10ns第31页，共79页，星期日，2025年，2月5日SIMM——SingleInlineMemoryModule单列直插式内存模块72线：32位数据、12位行列公用地址、RAS#、CAS#等在Pentium微型机中必须成对使用FPM/EDO半导体存储器DRAM内存条的种类DIMM——DualInlineMemoryModule双列直插式内存模块168线：64位数据、14位行列公用地址、RAS#、CAS#等可单数使用FPM/EDO/SDRAMDRAM内存条的种类第32页，共79页，星期日，2025年，2月5日5.4CPU与存储器的连接5.4.1CPU与存储器的连接时应注意的问题5.4.2存储器片选信号的产生方式和译码电路5.4.3CPU（8088系列）与存储器的连接返回本章首页第33页，共79页，星期日，2025年，2月5日译码器存储器CPU及其配置芯片DBABABCB第34页，共79页，星期日，2025年，2月5日5.4.1CPU与存储器的连接时应注意的问题1．CPU总线的带负载能力8086和8088本身可带5个14LS或74HC(CMOS)系统较大时用AB、CB采用单向缓冲DB采用双向缓冲2．CPU的时序与存储器的存取速度之间的配合CPU发出命令后，存储器必须在规定的时间内译码完成读写操作。3、存储器的组织、地址分配与片选问题返回本节第35页，共79页，星期日，2025年，2月5日5.4.2存储器片选信号的产生方式和译码电路1．片选信号的产生方式（1）线选方式（线选法）（2）局部译码选择方式（部分地址译码法）（3）全局译码选择方式（全地址译码法）第36页，共79页，星期日，2025年，2月5日AD0~AD15CLKRESETREADYCLKRESETREADY8284RESETREADYX1X2GNDVCCA16/S3~A19/S6ALEBHE8282*3STBDI0~DI7TOEDENDT/RM/IOWRINTARDHOLDINTRHLDA8286*2ABDBNMI第37页，共79页，星期日，2025年，2月5日一、存储器基本模型译码器存储器DBABA0~AnD0~D7A0~AnD0~D7An+1~AxABCPU及其配置芯片CB在微型系统中，CPU对存储器进行读写操作，首先要由地址总线给出地址信号，选择要进行读/写操作的存储单元，然后通过控制总线发出相应的读/写控制信号，最后才能在数据总线上进行数据交换。存储器芯片与CPU之间的连接，实质上就是其与系统总线的连接，包括(1)地址线的连接；(2)数据线的连接；(3)控制线的连接。第38页，共79页，星期日，2025年，2月5日地址线的位数：地址线的位数决定了存储器芯片内可寻址的单元数目，如Intel6264(8K×8)有13条地址线，则可寻址的单元数为8K个.数据线的根数：决定一次输入输出的数据的宽度，如Intel6264(8K×8)有8条数据线，则每次可操作数据为8位综上，6264总的容量为8KB=8K×8bit=64Kbit控制线：RAM芯片的控制引脚信号一般有：芯片选择信号、读/写控制信号，对动态RAM（DRAM）还有行、列地址选通信号。译码器存储器DBABA0~AnD0~D7A0~AnD0~D7An+1~AxABCPU及其配置芯片CB第39页，共79页，星期日，2025年，2月5日二、存储器片选端处理1、地址线的运用译码器存储器DBABA0~AnD0~D7A0~AnD0~D7An+1~AxABCPU及其配置芯片（1）线选法（2）局部译码选择方式（部分地址译码法）（3）全局译码选择方式（全地址译码法）2、译