NMOS采样电路噪声分析与ADC性能研究.pdfVIP

加利福尼亚大学电气

工程与计算机科学系

家庭作业6EECS247

H.Khorramabadi截止日期：（星期二）2010年秋季

1.一个基本的NMOS与保持电路如下图所示。施加到晶体管栅极的时钟在V=0V到V=1.5V之

SSDD

间摆动。假设晶体管采用理想的平方律模型，其中2

V=0.2V且μC250μA/V。忽略体效应。

THox

a)假设该电路位于一个14位ADC之前。我们应选择多大的电容C，使得采样器的输入

参考均噪声等于ADC的0.25LSB（在T=27°C时）？与仅存在量化噪声的情况相比，

总体SNR因输入参考的kT/C噪声而下降了多少？

b)如果时钟占空比为50%，计算在14位分辨率下，对0到1.0V之间的输入信号进行采样并达到1/8LSB精度时的最

大时钟频率。

假设C=15pF。你可以使用M1的平均电阻。

c)I在实际应用中，还有哪些因素会影响这种采样前端的精度?

胜负=40/0.2

Rs=50V0

VinM

C

2.考虑一个6位闪存ADC，其理想参考电阻串和V=1V。假设比较器具有偏移电压，其

ref

差为OS=3mV。该转换器情况下的DNL和INL的差分别？

3.下图显示了一个流水线ADC的框图。请注意，输入电压是以地电平为的。

+‑Vref+-Vref

VinB1effB2eff

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第一阶段的框图如下所示：

UNIVERSITYOFCALIFORNIA

CollegeofEngineering

DepartmentofElectricalEngineering

andComputerSciences

6EECS247

H.KhorramabadiDueTues.November23,2010FALL2010

1.AbasicNMOStrackandholdcircuitisshownbelow.Theclockappliedtotheeofthe

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