CN115497942B 半导体器件以及制造该半导体器件的方法 （爱思开海力士有限公司）.docxVIP

(19)国家知识产权局

(12)发明专利

(10)授权公告号CN115497942B(45)授权公告日2025.07.04

(21)申请号202210637254.9

(22)申请日2022.06.07

(65)同一申请的已公布的文献号申请公布号CN115497942A

(43)申请公布日2022.12.20

(30)优先权数据

10-2021-00792602021.06.18KR

(73)专利权人爱思开海力士有限公司地址韩国京畿道

(72)发明人全振桓金大原金泰均朴靖雨安星焕郑遂钰崔东求

(51)Int.CI.

H10B12/00(2023.01)

(56)对比文件

CN112713147A,2021.04.27

CN1705080A,2005.12.07

US2014021521A1,2014.01.23US2019103302A1,2019.04.04

审查员朱春莉

(74)专利代理机构北京弘权知识产权代理有限

公司11363

专利代理师许伟群李少丹

权利要求书2页说明书9页附图12页

(54)发明名称

(57)摘要本发明涉及一种具有改进的可靠性的半导

(57)摘要

本发明涉及一种具有改进的可靠性的半导体器件及其制造方法。根据本发明实施例的制造半导体器件的方法可以包括：在衬底之上形成多个位线结构；在位线结构之间形成线形状开口；在线形状开口的边缘上形成止挡件结构；在每个线形状开口中填充线图案；通过刻蚀线图案来形成多个接触插塞和多个隔离凹槽；以及在隔离凹槽中填充插塞隔离层。

CN

CN115497942B

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CN115497942B权利要求书1/2页

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1.一种半导体器件，包括：

衬底，其包括单元阵列区和单元阵列边缘区；

多个位线结构，其形成在所述衬底的所述单元阵列区之上；

止挡件结构，其形成在所述衬底的所述单元阵列边缘区之上；

多个储存节点接触插塞，其形成在所述单元阵列区的所述位线结构之间；以及

多个虚设插塞，其形成在所述止挡件结构上；

其中，所述位线结构从所述单元阵列区延伸至所述单元阵列边缘区；

其中，所述多个虚设插塞位于所述单元阵列边缘区中的位线结构之间；

其中，所述止挡件结构形成在所述衬底与所述虚设插塞之间。

2.根据权利要求1所述的半导体器件，其中，所述虚设插塞的底表面设置在比所述储存节点接触插塞的底表面高的水平处。

3.根据权利要求1所述的半导体器件，其中，所述止挡件结构包括氮化硅、氧化硅或它们的组合。

4.根据权利要求1所述的半导体器件，还包括形成在所述位线结构的两个侧壁上的多层间隔件。

5.根据权利要求4所述的半导体器件，其中，所述多层间隔件和所述止挡件结构包括相同的材料。

6.根据权利要求1所述的半导体器件，其中，所述位线结构包括位线接触插塞、形成在所述位线接触插塞上的位线以及形成在所述位线上的位线硬掩模的堆叠结构。

7.根据权利要求6所述的半导体器件，还包括：

第一间隔件，其覆盖所述位线接触插塞的侧壁和所述位线的侧壁；

间隙填充间隔件，其设置在所述位线接触插塞的两个侧壁之上的第一间隔件上；以及第二间隔件，其设置在所述第一间隔件上并且覆盖所述位线的两个侧壁，

其中，所述止挡件结构和所述间隙间隔件包括相同的材料。

8.根据权利要求7所述的半导体器件，其中，所述间隙填充间隔件和所述止挡件结构包括氮化硅。

9.根据权利要求1所述的半导体器件，其中，所述储存节点接触插塞和所述虚设插塞包括多晶硅。

10.根据权利要求1所述的半导体器件，还包括位于所述位线结构之间的插塞隔离层，其中，所述储存节点接触插塞和所述虚设插塞设置在所述插塞隔离层之间。

11.根据权利要求10所述的半导体器件，其中，所述插塞隔离层包括氮化硅。

12.一种用于制造半导体器件的方法，包括：

在衬底之上形成多个位线结构；

在所述位线结构之间形成线形状开口；

在所述线形状开口的边缘上形成止挡件结构；

在所述止挡件结构之上的所述线形状开口的每个中填充线图案；

通过刻蚀所述线图案来形成多个接触插塞和多个隔离凹槽；

在所述隔离凹槽中填充插塞隔离层；

其中，所述衬底包括单元阵列区和单元阵列边缘区；以及

CN115497942B权利要求书2/2页

3

其中