CN114664929A 一种集成异质结二极管的分离栅SiC MOSFET及其制作方法 （电子科技大学）.docxVIP

(19)国家知识产权局

(12)发明专利申请

(10)申请公布号CN114664929A(43)申请公布日2022.06.24

(21)申请号202210423252.X

(22)申请日2022.04.21

(71)申请人电子科技大学

地址611731四川省成都市高新区(西区)

西源大道2006号

(72)发明人张金平吴庆霖陈伟张波

(74)专利代理机构成都点睛专利代理事务所(普通合伙)51232

专利代理师霍淑利

(51)Int.CI.

HO1LHO1L

HO1L

29/06(2006.01)

29/78(2006.01)21/336(2006.01)

权利要求书2页说明书7页附图9页

(54)发明名称

一种集成异质结二极管的分离栅SiCMOSFET及其制作方法

(57)摘要

CN114664929A本发明属于功率半导体器件技术领域，涉及一种集成异质结二极管的分离栅SiCMOSFET及其制作方法。本发明通过在SiCMOSFET的三维y方向上集成一个异质结二极管，可以在不增加SiCMOSFET元胞宽度的同时，有效的改善寄生体二极管的正向开启压降过大和反向恢复时间过长等问题，并且与内部集成SBD相比，集成的异质结二极管具有更小的正向压降。本发明集成异质结二极管的方式不需要额外增加有源区面积，集成度更高，不会增大JFET区宽度。同时，在JFET区域y方向引入了间隔的P型掺杂区可以改善阻断工作时器件JFET区的电场分布和氧化层内的峰值电场，从而可以在设计时采用浓度更高的CSL层，在

CN114664929A

CN114664929A权利要求书1/2页

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1.一种集成异质结二极管的分离栅SiCMOSFET,以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为X轴方向、器件垂直方向为Y轴方向、器件纵向方向即第三维方向为Z轴方向，其特征在于，其半元胞结构包括：沿Z轴方向，从下至上依次层叠设置的背部漏极金属(12)、N型衬底层(1)和N-漂移区(2);沿X轴方向，所述N-漂移区(2)的顶层一侧具有P型基区(3-1)、P-区(4)、N+源区(5)和P+源区(6),P-区(4)、N+源区(5)和P+源区(6)依次并排设置且侧面相互接触，P+源区(6)靠近所述N-漂移区(2)的侧面设置，所述N-漂移区(2)的顶层另一侧具有P型区(3-2)和poly区(7);沿Z轴方向，P-区(4)、N+源区(5)和P+源区(6)位于所述P型基区(3-1)上，poly区7)位于P型区(3-2)上；沿Y轴方向，所述N-漂移区(2)的顶层两侧具有间隔式分布的P型区(3-2),且P型区(3-2)上具有poly区(7);

沿Z轴方向，所述N+源区(5)的第一部分、沿X轴方向上分布的所述P-区(4)和poly区(7)之间的N-漂移区(2)的第一部分、沿Y轴方向上分布的poly区(7)之间的N-漂移区(2)的第二部分以及所述P-区(4)上具有栅结构，所述N+源区(5)的第二部分、P+源区(6)和poly区(7)上具有源极金属(11),所述源极金属(11)和所述栅结构之间具有介质层(10);

沿Y轴方向，所述源极金属(11)与N+源区(5)和P+源区(6)形成欧姆接触，所述源极金属(11)通过poly区(7)与N-漂移区(2)形成异质结二极管，使其内部集成了一个异质结二极管。

2.根据权利要求1所述的一种集成异质结二极管的分离栅SiCMOSFET,其特征在于，间隔式分布的P型区(3-2)上的poly区(7)相连。

3.根据权利要求1所述的一种集成异质结二极管的分离栅SiCMOSFET,其特征在于，所述N-漂移区(2)的顶层还具有载流子存储层(13),所述载流子存储层(13)的掺杂浓度高于所述N-漂移区(2)的掺杂浓度，所述载流子存储层(13)的结深大于或小于P型基区(3-1)和P型区(3-2)的结深。

4.根据权利要求1-3任一项所述的一种集成异质结二极管的分离栅SiCMOSFET,其特征在于，所述poly区(7)采用N型掺杂或采用P型掺杂。

5.根据权利要求1-3任一项所述的一种集成异质结二极管的分离栅SiCMOSFET,其特征在于，所述P+源区(6)的结深与所述P型基区(3-1)和P型区(3-2)的结深相同。

6.根据权利要求1-3任一项所述的一种集成异质结二极管的分离栅SiCMOSFE