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实验研究

面向AOSFET增益单元的存储系统功耗分析研究

李伟，陈龙，杨业成，郑凌丰，王少昊

（福州大学晋江微电子研究院，福建泉州，362251）

摘要：近年来，数据密集型应用对存储器的存储密度和功耗等性能提出了更高的要求。传统的嵌入式缓存采用6T-SRAM和1T1C-eDRAM技

术难以提升存储密度，且存在较高的背景功率。其中，6T-SRAM的背景功率主要来自晶体管的高泄漏电流，1T1C-eDRAM则主要来自刷新

功耗。非晶氧化物半导体（AOSFET）因其极低的泄漏电流和三维集成潜力备受关注。（AOSFET）2T0C-eDRAM是下一代嵌入式缓存技术

的有力竞争者。针对当前缺乏功耗分析方法的现状，本文建立了2T0C-eDRAM的读写功耗、刷新功率和泄漏功率模型，并将其集成到定制

化NVSim模块中，实现了对AOSFET2T0C-eDRAM存储系统的功耗分析。仿真结果表明，在大容量存储阵列中，AOSFET2T0C-eDRAM的读

写功耗会略低于6T-SRAM、1T1C-eDRAM和硅基2T0C-eDRAM，其背景功率（刷新功率和泄漏功率）仅为6T-SRAM的1/6，1T1C-eDRAM的

1/10，硅基2T0C-eDRAM的1/10。

关键词：AOSFET；2T0CGC-eDRAM；存储系统；仿真方法；功耗

中图分类号：TN406  文献标识码：A

0引言工艺完全兼容、单元面积小、写入裕度低（支持多位存储）、

非破坏性读取等优势，但是却面临着平面结构无法三维集

近年来，人工智能、机器学习、大数据等数据密集型应

成、仅毫秒级保持时间、交叉阵列（crossbar）结构导致读

用技术飞速发展，对微处理器和片上系统（SoC）中存储器

干扰恶化等技术挑战。

的容量、存储密度、带宽、访问速度、功耗等性能提出了更

短沟道AOSFET器件具有极低的关态漏电流、高迁移

高的要求。在先进工艺节点下，主流的六晶体管静态随机存

率、支持低温工艺、较高开关速度、大尺寸稳定性等优点[1]。

取存储器（6T-SRAM）嵌入式缓存难以微缩，嵌入式动态随

基于短沟道AOSFET的2T0CGC-eDRAM具有万秒级保持

机存取存储器（eDRAM）在先进工艺节点有望实现更高的

时间并具备低功耗、三维集成潜力。相较于硅基2T0CGC-

存储密度和更低的泄漏功率[1]。eDRAM技术主要包括单晶

eDRAM，具有泄漏电流低和数据保持时间长的优势。2T0C

体管单电容（1T1C）单元和增益单元（GainCell，GC）两

增益单元结构如图1(a)所示，由写位线（WWL）、读位线

类。基于短沟道（≤100nm）薄膜非晶氧化物场效应晶体

（RWL）、写字线（WBL）、读字线（RBL）、写晶体管（Tw）

管（AOSFET）器件的GC-eDRAM具有万秒级保持时间并具

和读晶体管（Tr）组成，其中，Tr栅端为GC的存储节点（SN）。

备低功耗、三维集成潜力。相较于硅基增益单元eDRAM，

2T0C增益单元依靠SN节点处的寄生电容储存电荷并利用

具有泄漏电流低和数据保持时间长等优势。