CN110504310B 一种具有自偏置pmos的ret igbt及其制作方法 （电子科技大学）.docxVIP

(19)中华人民共和国国家知识产权局

(12)发明专利

(10)授权公告号CN110504310B

(45)授权公告日2021.04.20

(21)申请号201910806541.6

(22)申请日2019.08.29

(65)同一申请的已公布的文献号申请公布号CN110504310A

(43)申请公布日2019.11.26

(73)专利权人电子科技大学

地址611731四川省成都市高新西区西源

大道2006号

(72)发明人张金平王康王鹏蛟刘竞秀李泽宏张波

(74)专利代理机构成都点睛专利代理事务所(普通合伙)51232

代理人孙一峰

(51)Int.CI.

HO1L29/739(2006.01)

HO1L29/167(2006.01)

HO1L21/265(2006.01)

HO1L21/331(2006.01)

HO1L29/06(2006.01)

(56)对比文件

CN107768436A,2018.03.06

CN102683403A,2012.09.19

CN107768436A,2018.03.06

CN108389901A,2018.08.10

US2008283867A1,2008.11.20

CN102683402A,2012.09.19

MengxuanJiangetal.SimulationStudyofanInjectionEnhancedInsulated-Gate

BipolarTransistorWithp-BaseSchottkyContact.《IEEETRANSACTIONSONELECTRONDEVICES》.2016,第63卷(第5期),第1991页.

审查员冯月华

权利要求书2页说明书5页附图8页

(54)发明名称

一种具有自偏置PMOS的RETIGBT及其制作方法

(57)摘要

CN110504310B本发明属于功率半导体器件技术领域，涉及一种具有自偏置PMOS的RETIGBT及其制作方法。本发明通过将N型电荷存储层放置在P型基区与P型埋层之间，在改善器件正向导通特性的同时，能够屏蔽N型N型电荷存储层对器件的击穿电压的影响，通过引入PMOS结构，为空穴的抽取提供了额外的通路，加速了载流子的抽取速度，提高了器件的开关速度，减小了器件的关断损耗，同时发射极嵌入型的分离栅结构能够满足器件台面进一步缩窄来改善器件正向导通特性的条件下易于制作器件发射极的金属接触孔同时能够进

CN110504310B

2

1

4

N-

3

N

P+

CN110504310B权利要求书1/2页

2

1.一种具有自偏置PMOS的RETIGBT,其元胞结构包括：从下至上依次层叠设置的背部集电极金属(1)、P型集电区(2)、N型场阻止层(3)和N-漂移区(4),N-漂移区(4)上层一侧具有沟槽栅结构，所述沟槽栅结构包括栅介质层(6)和位于栅介质层(6)中的栅电极(7),栅介质层(6)和栅电极(7)上方具有介质层(10);其特征在于：所述N-漂移区(4)上方具有P型埋层(12)和分离栅结构，分离栅结构位于N-漂移区(4)上层另一侧，P型埋层(12)位于沟槽栅结构和分离栅结构之间；所述分离栅结构包括分离栅介质层(14)和位于分离栅介质层(14)中的多晶分离栅电极(15);所述P型埋层(12)上部具有N型电荷存储层(13);所述N型电荷存储层(13)上部具有P型基区(5);所述P型基区(5)上部靠近沟槽栅结构一侧具有N+发射区(8)、靠近分离栅结构一侧具有P+接触区(9),且P+接触区(9)上表面的结深大于N+发射区(8)下表面的结深；所述介质层(10)上部、N+发射区(8)上部、P+接触区(9)上部、分离栅结构上部具有发射极金属(11);所述栅电极(7)通过栅介质层(6)与N-漂移区(4)、P型埋层(12)、N型电荷存储层(13)、P型基区(5)、N+发射区(8)相连；所述分离栅电极(15)通过分离栅介质层(14)与N-漂移区(4)、P型埋层(12)、N型电荷存储层(13)、P型基区(5)、P+接触区(9)相连；