CN105321810B 制作半导体元件的方法 （联华电子股份有限公司）.docxVIP

(19)中华人民共和国国家知识产权局

(12)发明专利

(45)授权

(10)授权公告号CN105321810B公告日2021.05.07

(21)申请号201410379206.X

(22)申请日2014.08.04

(65)同一申请的已公布的文献号申请公布号CN105321810A

(43)申请公布日2016.02.10

(30)优先权数据

1031235082014.07.08TW

(73)专利权人联华电子股份有限公司

地址中国台湾新竹市新竹科学工业园区

(72)发明人洪庆文吴家荣张宗宏林静龄李怡慧黄志森陈意维林俊贤

(74)专利代理机构北京市柳沈律师事务所11105

(51)Int.CI.

HO1L21/28(2006.01)

HO1L29/45(2006.01)

(56)对比文件

US2003119309A1,2003.06.26

US2003119309A1,2003.06.26US6650017B1,2003.11.18

CN1266280A,2000.09.13

WO2011043263A1,2011.04.14

审查员詹斯琦

代理人陈小雯

权利要求书2页说明书5页附图4页

(54)发明名称

制作半导体元件的方法

(57)摘要

CN105321810B本发明公开一种制作半导体元件的方法。首先提供一基底，该基底包含至少一金属栅极设于其上、一源极/漏极区域设于金属栅极两侧的基底中以及一层间介电层环绕金属栅极。然后形成多个接触洞于层间介电层中并暴露出源极/漏极区域，形成一第一金属层于接触洞内，进行一第

CN105321810B

CN105321810B权利要求书1/2页

2

1.一种制作半导体元件的方法，包含：

提供一基底，该基底包含至少一第一金属栅极和至少一第二金属栅极设于其上、一源极/漏极区域和外延层设于该第一金属栅极两侧的基底中以及接触洞蚀刻停止层和层间介电层环绕该第一金属栅极和该第二金属栅极，其中该接触洞蚀刻停止层位于该层间介电层与该第一金属栅极之间和该层间介电层与该第二金属栅极之间，该第一金属栅极和该第二金属栅极均包含功函数金属层和低阻抗金属层；

形成一介电层于该层间介电层上；

形成多个接触洞于该介电层与该层间介电层中并暴露出该外延层和该第二金属栅极；形成一第一金属层与一第二金属层于该接触洞内；

于形成该第一金属层与该第二金属层之后，进行一第一热处理制作工艺；

进行一第二热处理制作工艺，以于该外延层上形成金属硅化物，并且在该第二金属栅极上不形成金属硅化物；

形成一第三金属层并填满该多个接触洞；以及

进行一平坦化制作工艺以部分去除该第三金属层、该第二金属层及该第一金属层以形成接触插塞，

其中该接触插塞的宽度与两接触洞蚀刻停止层的宽度之和等于该金属硅化物的宽度。

2.如权利要求1所述的方法，还包含：

形成一鳍状结构于该基底上；以及

形成该第一金属栅极于该鳍状结构上。

3.如权利要求1所述的方法，其中该第一热处理制作工艺包含一均温退火(soakanneal)制作工艺，且该第二热处理制作工艺包含一峰值退火(spikeanneal)制作工艺。

4.如权利要求1所述的方法，其中该第一热处理制作工艺的温度介于500℃至600℃。

5.如权利要求1所述的方法，其中该第二热处理制作工艺的温度介于600℃至950℃。

6.如权利要求1所述的方法，其中该第一热处理制作工艺的时间介于10秒至60秒。

7.如权利要求1所述的方法，其中该第二热处理制作工艺的时间介于100毫秒至5秒。

8.如权利要求1所述的方法，其中该第一金属层选自由钛、钴、镍及铂所构成的群组，且该第二金属层包含氮化钛。

9.如权利要求1所述的方法，其中该第三金属层包含钨。

10.如权利要求1所述的方法，其中该金属硅化物包含一C54相位的结构。

11.如权利要求1所述的方法，还包含于形成该第一金属层之前进行一预清洗制作工艺。

12.一种半导体元件，包含：

基底；

金属栅极设于该基底上；

接触洞蚀刻停止层环绕该金属栅极；

源极/漏极区域设于邻近该金属栅极的基底中；

层间介电层设于该基底上并围绕该金属栅极；

多个接触插塞电连接该源极/漏极区域，该多个接触插塞包含一第一金属层与一第二金属层，且该第一金属层环绕该第二金属层；以及