基于Verilog HDL大西瓜Logic3 FP开发板秒表设计与实现.pdfVIP

VerilogHDL实现秒表

要求:1、用VerilogHDL语言编写程序

2、需要程序流程图，波形仿真图

3、硬件用FPGA实验板实现

功能：四位数码管显示，从零开始计数，前两位显示秒(0~59)，后

两位显示0.01秒(0~99)，计满后从零开始，有开始键、暂停键、复位

键。当第一次按下开始键，秒表从初始开始计数，LED显示器上显

示当前计时值；当按下暂停键时，秒表暂停计时，LED上显示当前

计时值；当按下复位键时，秒表停止计数，并且计数结果。

源程序：

模块cout(clk,clk1,clk2,clk3,clk4,clk5,start,pause,msh,msl,sh,sl,rst,kin,

____

kout,clk,wei,shih,shil,fenh,fenl,duan,a,led7s);输入clk,clk3,clk4,

clk5,start,pause,rst,kin;输出clk1;输出clk2;reg[15:0]k2;reg[7:0]k1;regclk2;

regclk1;

output[3:0]msh,msl,sh,sl;

3:msh,msl,sh,sl;reg

reg[0]

cn1;regstart1=1,pause1=1,rst

1=0;

输出kout;reg

3:

kout;reg[0]

kh,kl;

VerilogHDL实现秒表

要求：1、用VerilogHDL语言编写程序

2、需要程序流程图，波形仿真图

3、硬件用FPGA实验板实现

功能：四位数码管显示，从零开始计数，前两位显示秒（0~59），后

两位显示0.01秒（0~99），计满后从零开始，有开始键、暂停键、复

位键。当第一次按下开始键，秒表从初始开始计数，LED显示器上显

示当前计时值；当按下暂停键时，秒表暂停计时，LED上显示当前计

时值；当按下复位键时，秒表停止计数，并且计数结果。

源程序：

module

cout(clk,clk1,clk2,clk3,clk4,clk5,start,pause,msh,msl,sh,sl,rst,kin,kout,clk,we

i,shi_h,shi_l,fen_h,fen_l,duan,a,led7s);

inputclk,clk3,clk4,clk5,start,pause,rst,kin;

outputclk1;

outputclk2;

reg[15:0]k2;

reg[7:0]k1;

regclk2;

regclk1;

output[3:0]msh,msl,sh,sl;

reg[3:0]msh,msl,sh,sl;

regcn1;

regstart1=1,pause1=1,rst1=0;

outputkout;

regkout;

reg[3:0]kh,kl;

输入____

[3:0]时高,时低,分高,分低;输

出[3:0]段;输出[3:0]位;寄存器[3:0]段;

寄存器[3:0]位;参数s,s1=1,s2=2,

0=0

__

s;寄存器[3:0]c状态,n状态;输入

3=3

[3:0]a;输出[6:0]led7s;寄存器[6:0]

led7s;

//分频模块

always@(posedgeclk2)

beginif(k216d12499)k2=

kd1;elsek;if(k

2+82=0

2==16d12499)clk2=clk2+1;//

clk2=2000Hzendalways

@(posedgeclk2)begin

if(kd9)k1=kd1;

181+8

elsek;if(kd9)

1=0