厦门大学EDA课件2Verilog - 副本.pptVIP

除法器设计实例－设计目标设计一个32位无符号整数除法器，输入为两个32位无符号整数A和B，输出为32位商D和32位的余数R速度要求尽可能快（吞吐量尽可能大）电路面积、功耗不限可以要求外部给出合适的时钟和复位信号start信号为高电平时启动运算除数为0时应该给出错误信号（置err信号为高），运算结束时应该给出完成信号（置ok信号为高）32位整数除法器ABDRstarterrokclkreset算法设计与优化除法器可用的结构很多（可以搜索IEEE,SCI的文献），最容易想到的是用串行移位减法的算法，n位的除法器最多需要n次减法必可给出正确结果

需要执行减法的次数由A和B的值决定，存在优化的空间，为简单起见，本例中不进行优化，即做32次减法获得商和余数

右边给出的行为级描述使用了for语句，不可综合//n位整数除法器的行为级描述,D=A/B,R=A%Bmodulediv(start,A,B,D,R,err,ok);parametern=32;inputstart;input[n-1:0]A,B;output[n-1:0]D,R;outputerr,ok;reg[n-1:0]D,R;regerr,ok;always@(posedgestart)begin