厦门大学EDA课件_ Timing and Synthesis.pptVIP

厦门大学现代电路与系统技术研究所*netlist厦门大学现代电路与系统技术研究所*fsmexample（2）厦门大学现代电路与系统技术研究所*netlist厦门大学现代电路与系统技术研究所*算术运算单元的综合厦门大学现代电路与系统技术研究所*约束条件（1）面积约束：1）面积与性能之间存在折衷2）采用基于标准单元库综合设计时，通常设定面积为最小厦门大学现代电路与系统技术研究所*约束条件（2）时钟条件厦门大学现代电路与系统技术研究所*约束条件（3）输入延迟设定厦门大学现代电路与系统技术研究所*约束条件（4）输出延迟设定厦门大学现代电路与系统技术研究所*约束条件（5）厦门大学现代电路与系统技术研究所*设计划分（1）较好厦门大学现代电路与系统技术研究所*设计划分（2）最好厦门大学现代电路与系统技术研究所*设计划分（3）原则3：顶层只是结构的联接不好好厦门大学现代电路与系统技术研究所*为什么要对模型优化VerilogHDL代码综合出的网表所提供的优化起点不同决定了逻辑优化器所能到达的优化终点也是有所不同的。采用不同结构改写同一个VerilogHDL模型会得到不同的优化起点，不幸的是目前尚无一种算法能确定什么样的编码方式或者优化手段能得到所期