大学数字逻辑《时序逻辑电路》案例教学课件.pptxVIP

2026时序逻辑电路：让数字系统拥有记忆触发器·寄存器·计数器·状态机

课程导览01时序逻辑与触发器从记忆需求引出触发器02寄存器与移位寄存器从数据暂存到串并转换03计数器设计与应用从计数需求到任意进制设计04同步时序电路设计方法从六步法到经典例题05综合案例与工程实践从秒表抢答器到状态机

01时序逻辑与触发器记忆，是数字系统拥有状态与顺序的起点

组合与时序的差异灯控开关的困境生活场景引入第一次按下开灯，第二次按下关灯。很简单的需求，可一旦认真搭起来，问题就出现了。用与门、或门去搭，电路不知道灯现在是开着还是关着——因为它「想不起来」上一次做了什么。组合逻辑：只看当前无记忆·即时响应输出只由当前输入决定，跟以前发生了什么毫无关系。就像加法器——输入两个数，立刻给出和；输入变了，输出马上跟着变，不依赖任何「历史」。时序逻辑：还要看过去有记忆·联系历史输出不仅取决于当前输入，还取决于电路此前记住的状态。这个「记忆」的载体就是触发器——时序电路的基础单元。

双稳态的最小记忆单元双稳态：触发器只有两个稳定状态，分别表示逻辑1和0。双稳态，是一切时序器件的底层记忆SR锁存器4项构成两个交叉反馈的或非门（或与非门）构成无有效信号保持当前状态，记忆原有数据置位端有效输出置为1复位端有效输出置为0

时钟上升沿的拍照边沿触发如同相机快门——只在时钟上升沿那一瞬捕捉输入，中