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第二章 PLD硬件特性与编程技术 2.1 PLD 概述 2.1 PLD 概述 2.1 PLD 概述 2.1 PLD 概述 2.1 PLD 概述 2.1 PLD 概述 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.3 CPLD的结构与可编程原理 2.3 CPLD的结构与可编程原理 2.3 CPLD的结构与可编程原理 2.3 CPLD的结构与可编程原理 2.5 硬件测试技术 2.5 硬件测试技术 2.5 硬件测试技术 2.6 FPGA/CPLD产品概述 2.6 FPGA/CPLD产品概述 2.6 FPGA/CPLD产品概述 2.7 编程与配置 2.7 编程与配置 2.7 编程与配置 2.7 编程与配置 2.7 编程与配置 5．I/O控制块 图2-23 EPM7128S器件的I/O控制块 2.3 CPLD的结构与可编程原理 I/O控制块允许每个I/O引脚单独被配置为输入、输出和双向工作方式。 2.4.1 查找表逻辑结构 图2-24 FPGA查找表单元 2.4 FPGA的结构与工作原理 可编程的查找表（look up table，LUT）是可编程的最小逻辑构成单元。 一个N输入的查找表需要SRAM存储N个输入构成的真值表 大部分FPGA用SRAM（静态随机存储器）来构成逻辑函数发生器 2.4.1 查找表逻辑结构 图2-25 FPGA查找表单元内部结构 2.5.1 内部逻辑测试 原理是把ASIC中关键逻辑部分的普通寄存器用测试扫描寄存器来代替，在测试中可以动态地测试、分析设计其中寄存器所处的状态，甚至对某个寄存器加以激励信号，改变该寄存器的状态。 设计时加入用于测试的部分逻辑，即进行可测性设计，设计完成后用来测试关键逻辑。 扫描寄存器 嵌入式逻辑分析仪 在可编程器件中嵌入某种逻辑功能块，与EDA工具软件相配合提供的。 2.5.2 JTAG边界扫描测试 JTAG：联合测试行动组 Joint Test Action Group 大多数CPLD/FPGA厂家的器件遵守IEEE规范，并为输入引脚和输出引脚以及专用配置引脚提供了边界扫描测试（Board Scan Test,BST）能力。 器件工作在JTAG BST模式时，使用4个I/O引脚和一个可选引脚TRST作为JTAG引脚。 IEEE1149.1-1990边界扫描测试技术规范 2.5.2 JTAG边界扫描测试 引 脚 描 述 功 能 TDI 测试数据输入(Test Data Input) 测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。 TDO 测试数据输出(Test Data Output) 测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。 TMS 测试模式选择(Test Mode Select) 控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。 TCK 测试时钟输入(Test Clock Input) 时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。 TRST 测试复位输入(Test Reset Input) 低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。 表2-1 边界扫描IO引脚功能 2.6.1 Lattice公司CPLD器件系列 2.6.2 Xilinx公司的FPGA和CPLD器件系列 1. Virtex-4系列FPGA 2. SpartanⅡ Spartan-3 Spartan 3E器件系列 3. XC9500 XC9500XL系列CPLD 4. Xilinx FPGA配置器件SPROM 2.6.3 Altera公司FPGA和CPLD器件系列 1. Stratix II 系列FPGA 2. ACEX系列FPGA 3. MAX系列CPLD 4. Cyclone系列FPGA低成本FPGA 5. Cyclone II系列FPGA 6. MAX II系列器件 7. Altera宏功能块及IP核 2.6.4 Act