基于FPGA的数字时钟设计.docVIP

FPGA大作业报告 定时闹钟 （已在DE2板上测试） 分析与设计 分析 题目要求设计一个具有系统时间设置和带闹钟功能的24小时计时器中的应用，大致应该实现计时功能、设置并显示新的闹钟时间、设置新的计时器时间、闹钟功能这四个基础功能。 我们的思路是先设计一个基础计时器开始，再添加各种需要的功能。即为下图所示： 而设计一个基础计时器，则可以考虑用很基础的三个模块完成：分频模块、计时模块、显示模块。计时模块也是核心的一个部分，我们所需要添加的各种功能模块也可以完全融合在该模块中，当然也可以独立出来。 由题目要求，该系统需要一个系统50MHz时钟，当然也应该给定一个系统复位（或者是模块复位，这里选用仅在时钟模块复位）。另外需要3个按键，分别是设置按键“set”、设置系统时间按键“tim”、设置闹钟时间按键“alarm”，以及四组时间输入。我们将四个数码管显示分为shi1、shi0、fen1、fen0，每一个由4位拨动开关控制设定时间，因为每一个最大值最多为“9”（1001），所以用4位足够。因为要驱动7位数码管，所以输出量的位宽设为7位[6:0]。 最终选定由三个部分组成所有功能。下图为系统的整个内部关联： 设计 分频模块 功能：将系统时钟50MHz分频为低频秒计数时钟（1Hz）和显示刷新时钟（1KHz）。 端口定义： input clk; output clk1hz , clk1khz ; 代码： module fp1hz(clk,clk1hz,clk1khz); input clk; //50MHz output clk1hz,clk1khz; //1Hz、1KHz reg[24:0] cnt1; reg clk1hz; always@(posedge clk) //分频1Hz begin if(cnt1==25 begin cnt1=0; clk1hz=~clk1hz; end else cnt1=cnt1+1b1; end reg[14:0] cnt2; reg clk1khz; always@(posedge clk) //分频1KHz begin if(cnt2==15d24999) begin cnt2=0; clk1khz=~clk1khz; end else cnt2=cnt2+1b1; end endmodule 时钟处理模块 功能：在秒时钟下计数，实现基本计时器功能，并且添加设置系统时间和闹钟时间以及闹铃功能（用LED取代）。 端口定义： input clk1hz , rst , set , tim , alarm ; input[3:0] shi1_in , shi0_in , fen1_in , fen0_in ; output[3:0] shi1_r , shi0_r , fen1_r , fen0_r ; output led ; 代码： module shizhong(clk1hz,rst,set,tim,alarm,shi1_in,shi0_in,fen1_in,fen0_in,shi1_r,shi0_r,fen1_r,fen0_r,led); input clk1hz,rst,set,tim,alarm; input[3:0] shi1_in,shi0_in,fen1_in,fen0_in; output[3:0] shi1_r,shi0_r,fen1_r,fen0_r; output led; reg[5:0] fen,miao; reg[4:0] shi; reg flag; //设置标志位 reg[3:0] shi1_b,shi0_b,fen1_b,fen0_b; //闹钟时间暂存单元 always@(posedge clk1hz or negedge rst or negedge set or negedge tim or negedge alarm) begin if(!rst) //复位清零 begin miao=0; fen=0; shi=0; end else if(!set) //设置键按下 flag=1; //标志位置位 else if(!tim) //时间设置键按下，将要输入的时间赋给时、分、秒 begin miao=0; fen=fen1_in*10+fen0_in; shi=shi1_in*10+shi0_in; flag=0; en