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V H D L 设 计 ——数字钟 谢谢！ * 数字钟综合设计要求 一 、基本要求 1、在实验装置上实现数字钟设计，显示小时、分钟和秒，最大值为 23点59分59秒。 2、具有校准小时和分钟的功能。 二、 扩展要求 1 、整点报时， 提前5秒（55，56,57,58,59秒）点亮LED灯，整点报时，点亮LED灯。 2 、定时闹钟，时钟走至设定的闹钟时间，LED灯发光或闪烁。 3 、秒表，一秒之内显示00到99一百个数字。 一、报时模块设计 BAOSHI mg[3..0] LED ms[3..0] fg[3..0] fs[3..0] 二、比较器设计（闹钟） BIJIAOQI ss[3..0] led sg[3..0] fs[3..0] fg[3..0] dss[3..0] dsg[3..0] dfs[3..0] dfg[3..0] 时钟的小时分钟输入 定时器的小时分钟输入 定时器（闹钟） if ss=dss and sg=dsg and fs=dfs and fg=dfg then led=; else q=; 三、秒表设计 秒表显示从00到99，分别代表0.00秒到0.99秒, 计数显示周期为1秒. C100 clr clk en carry ge[3..0] shi[3..0] 1HZ 100HZ 四、分频器设计 100HZ 50MHZ C500000 clk carry 取装置上时钟 计数器的功能：不仅可以计数也可作为分频器。 CP 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 Q 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 Q 1 1 1 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 Q 2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 Q 3 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 carry 0 0 0 0 0 0 0 0 0 1 1 carry 五、选择器设计 XZQ s a[15..0] X[15..0] b[15..0] architecture one of xzq is begin with s select x=a when 0, b when others; end; 设 计 方 法 一 ————用并行语句 设 计 方 法 二 ————用顺序语句 architecture one of xzq is begin process(s,a,b) begin if s=‘1’ then x=a; else x=b; end if; end process; end; 关于选择器输入命名 关于模块修改 XZQ s a[15..0] X[15..0] b[15..0] BIJIAOQI sg[3..0] q ss[3..0] fg[3..0] fs[3..0] dss[3..0] dsg[3..0] dfs[3..0] dfg[3..0] c24 ge[3..0] shi[3..0] clk clr en c60 ge[3..0] shi[3..0] clk clr en carry carry a[3..0] a[7..4] a[11..8] a[15..12] a[15..0] b[15..0] *
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