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D CP SD RD Q Q 逻辑符号 D 触发器无不定状态；克服空翻、一次翻转现象。 Q 例：试画出D触发器的输出波形（Qn=0）。 CP D 1 2 3 D触发器的输出状态仅取决于CP上升 沿到达时刻输入的状态。 例：已知各触发器的初态均为0，A、B 波形如图，试画出Q1、Q2波形。 D Q1 C D Q2 C A B A B Q1 Q2 Q1= D1 = Q1 Q2= D2 = Q1 10.6 计数器 本节着重介绍二进制计数器。 图 11.16 是由JK触发器组成的四位二进制加法计数器的逻辑电路图。 图 11.16 加法计数器的逻辑电路图 JK触发器用作计数器使用时，JK输入端悬空，相当于接高电平，根据JK触发器的工作原理，J=K=1时，每当一个时钟脉冲结束时，触发器就翻转一次，实现计数；低位触发器翻转两次，即计两个数，就产生了一个进位脉冲。因此，高位触发器的CP端应接低位的Q端。计数前，先在各触发器的D端加一置“0”负脉冲，使所有的触发器F0～F3全部处于“0”状态，即Q0 = Q1 = Q2 = Q3 = 0 ，这种情况称计数器清“0”。 已清“0”的所有计数器初始状态为“0”，即计数器为“0000”状态。 图 10.17 二进制加法计数器的工作波形图 输入脉冲序号 Q3 Q2 Q1 Q0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 表 10.8 加法计数器状态表 10.7 译码与显示电路 译码是编码的逆过程，是将输入代码的含义“翻译”成一组高低电平信号。实现译码的组合逻辑电路称为译码器。 译码器 N＝2n n N－2n 线译码器 2－4 线 译码器 3－8 线 4－16 线 10.7.1 二进制译码器 以3位二进制代码进行译码为例，说明二进制译码器的组成原理。 真值表 3个输入端 A0，A1，A2。8个输出端Y0—Y7 逻辑表达式 逻辑图 电路特点：与门组成的阵列 10.7.3 显示译码器 数码显示器 　　用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。 下面介绍74LS48七段显示译码器。 74LS48七段显示译码器是共阴极显示器，输出高电平来驱动显示器的。该显示器有3个控制端： 、 、 / 为试灯输入端，用于检查74LS48本身及显示器的好坏。给 =0（那两端加高电平）时，数码管七段全亮，以此检查数码管的各段能否正常发光。正常工作时 应置为高电平； 为动态灭零输入端，其作用是将数码管不希望显示的零熄灭。在正常显示情况下， = 1； / 为消隐输入端，将低电平加于消隐输入 / 时，不管输入数据什么状态，所有输出端都为低电平，数码管的各段均熄灭不显示，它是为了降低显示系统的功耗而设置的。在正常显示情况下， / 必须接高电平或者开路。 为灭零输出端，它作为级联控制用。当该片输入的BCD码为0并熄灭相应数码管时， =0，将其引向另一个译码器的灭零输入端 ，允许另一位灭零。 74LS48七段显示译码器的功能表如表10.11所示 表10.11 74LS48七段显示译码器的功能表 / 十进制 或功能 输 入 输 出 D C B A a b c d e f g 0 1 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 0 2 1 0 0 1 0 1 1 1 0 1 1 0 1 3 1 0 0 1 1 1 1 1 1 1 0 0 1 4 1 0 1 0 0 1 0 1 1 0 0 1 1 5 1 0 1 0 1 1 1 0 1 1 0 1 1 6 1 0 1 1 0 1 1 0 1 1 1 1 1 7 1 0 1 1 1 1 1 1 1 0 0 0 0 8 1 1 0 0 0 1 1 1 1 1 1 1 1 9 1 1 0 0 1 1 1 1 1 1 0 1 1 10 1 1 0 1 0 1 0 0 0 1 1 0 1 11 1 1 0 1 1 1 0 0 1 1 0 0 1 12 1 1 1 0 0 1 0 1 0 0