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数字集成电路报告---超深亚微米工艺时代集成电路设计领域所面临的技术挑战 摘要摘要：集成电路工艺加工能力的不断提高，给设计工作带来了多方面需要解决的问题。本报告主要探讨目前在集成电路设计领域各个方面的设计技术挑战和研究热点问题。关键词：集成电路，超深亚微米，/SEARCH/ART/EDA.HTMEDA /SEARCH/ART/SoC.HTMSoC /SEARCH/ART/IC%C9%E8%BC%C6.HTMIC设计，/search/?keyword=Logicalsearchselect=siteLogical /search/?keyword=effort、延迟模型、时序收敛searchselect=siteeffort、延迟模型、时序收敛目录集成电路工艺简介--------------------------------------------------------------------3集成电路设计方法学的研究-------------------------------------------------------4 集成电路设计验证技术--------------------------------------------------------5 集成电路可测性设计技术-----------------------------------------------------7 集成电路低功耗设计技术-----------------------------------------------------8 集成电路容错设计技术---------------------------------------------------------8 物理设计问题以及解决方式---------------------------------------------------9集成电路设计所面临的问题以及解决方式--------------------------------------10 应对深亚微米时代IC设计挑战-------------------------------------------17 集成电路可制造性设计问题--------------------------------------------------18 深亚微米工艺下IC的EMC问题及其测量--------------------------------19 3-4 全新的深亚微米IC 设计方法-----------------------------------------27参考文献及附录---------------------------------------------------------------------------27集成电路工艺简介集成电路工艺加工能力基本是按照摩尔定律的规则不断提高的， 目前 90nm 加工工艺已经成为量产的主流工艺。集成电路加工能力每年的平均增长率可以达到 58%，但设计方面生产力的提高与制造能力之间一直存在差距，根据统计数据，集成电路设计效率每年的增长率约为 21%，与加工能力的增长率之间存在着较大的差距，这种关系可以从图 1 中看出。为了能有效利用制造能力，需要从各个层面来提高设计效率。从历史上看， 集成电路设计技术大约每 10 年都会有一次方法学上的突破。 二十世纪 70 年代开始出现了版图输入（LE）技术， 发展到二十世纪 80 年代出现了布局布线（PR）技术， 再发展到二十世纪90年代的综合（Synthesis）技术， 直到目前的 SoC设计技术， 每次技术突破都带来了设计效率上的飞跃，这种影响如图2 所示。 同时， 集成电路工艺水平已越来越受到半导体器件的物理限制，从而带来了许多新的器件结构、 新工艺和新材料的极限， 加工线宽不断缩减也产生了很多寄生效应问题。这种变化对设计技术的影响是多方面的，它不仅使得集成电路的特征尺寸减少， 同时也使工作时钟频率升高， 设计复杂度变高， 电源电压降低， 功耗变大， 而且很多过去可以不关心的寄生效应和参数等已经成为现代设计中必须处理的因素。为了保证设计技术能够跟上制造工艺发展的需要，必须从多个方面入手来研究新工艺条件下的设计技术问题。下面将针对目前在集成电路设计领域的一些设计技术挑战和研究热点问题进行探讨。设计方法学的研究未来的集成电路设计过程中要考虑的因素越来越多， 而且这些因素之间相互影响， 很多情况下所使用的设计步骤和工具、设计流程等是紧密相关的。在过去的设计过程中， 综合、 时序分析和部分布局的工作是结合在一起的，以便解决布局对综合和连线延迟的影响。目前采用的设计流程中通过对模块进行分析和优化来保证芯片可以满足多种指标要