基于的全数字锁相环路的设计.pdfVIP

通讯与电视 基于 #$% 的全数字锁相环路的设计 衡阳南华大学电气工程学院（ ）单长虹 @!# # 清华大学电子工程系（ ） 孟宪元 #A@ 摘 要：介绍了应用 89%’ 技术设计嵌入式全数字锁相环路的方法。详细叙述了其工作原理和 设计思想，并用可编程逻辑器件 BCD 予以实现。 关键词： 语言 全数字锁相环路（ ） 片上系统（ ） 89%’ %’’ )*+ BCD 数字锁相环路 已在数字通信、无线 电电子学及 电 限时的相应波形如图 所示。当环路琐定时， 和 ! % # % ! 力系统 自动化等领域中得到了极为广泛的应用。传统 正交，鉴相器的输出信号 为 占空比的方波，此 % ? 的全数字锁相环路（ ）是 由中、小规模 集成 时定义相位误差为零 。在这种情况下，可逆计数器 %’’ ((’ 电路构成。这类 工作频率低，可靠性较差。随着 “加 ”与“减 ”的周期相 同，只要可逆计数器 的 值足 %’’ ’ 集成电路技术的发展，不仅能够制成频率较高的单片 够大（ ），其输 出端就不会产生进位或借位脉 ’ ( : @ 集成锁相环路，而且可以把整个系统集成到一个芯片 冲。这时，加: 减脉冲控制器只对其时钟 ! !# 进行二 上去，实现所谓片上系统 （ ）。因 分频，使 和 的相位保持正交。在环路未锁定的 )*+ ),-./0 12 3 4567 % # % ! 此，可 以把全数字锁相环路作为一个功能模块嵌入 情况下，若 % ; 时，它使可逆计数器 向上加计数，并 ，构成片内锁相环。下面介绍采用 技术设计 导致进位脉冲产生，进位脉冲作用到加 减脉冲控制 )*+ 89%’ : 的一种方案。 器的“加”控制端 ，该控制器便在二分频过程 中加入 %’’ ) ! 工作原理 半个时钟周期。反之，若 % ; # ，可逆计数器减