基于FPGA和SDRAM设计低成本高深度8路虚拟逻辑分析仪控制器.docVIP

基于FPGA和SDRAM设计高深度 8通道虚拟逻辑分析仪控制器 引言 在自动化控制设计中经常需要分析多路数字信号的相互关系，最好的办法是使用商品逻辑分析仪捕获跟踪观察，但是通常高深度的逻辑分析仪不会很便宜，针对通常测试分辨率和记录长度的需求，侧重于注重存储深度的指标，从开发便利性上看，用静态SRAM控制上比较简单，但是SRAM容量不大，价格比较贵，所以设计上采用SDRAM来实现大容量的存储深度。根据现有器件的性能，利用FPGA结合SDRAM实现了8通道32MB存储深度的逻辑分析仪控制器。 本设计利用北京威视锐出品的红色飓风XILINX FPGA核心板结合TI的ARM CORTEX M3核芯片LM3S8962完成，FPGA核心板包含XC3S1400A及型号为MT48LC16M16A2的SDRAM等部件，完成数据采集和存储的工作，LM3S8962主要完成通过RJ45接口连接电脑，通过SPI接口控制FPGA工作状态的工作 核心板的开发使用XILINX的ISE开发环境，根据核心板的硬件资源状况，本设计存储空间大小32MB，共有8个数字通道，同时采样时钟可以有8级控制，对应分辨率和最长记录时间长度（也可以设置较短的记录时间）见表1。 采样时钟频率 200MHz 100MHz 50MHz 20MHz 10MHz 5MHz 2MHz 1MHz 分辨率 5ns 10ns 20ns 50ns 100ns 200ns 500ns 1000ns 最大记录时间长度 160ms 320ms 640ms 1.6s 3.2s 6.4s 16s 32s 表1 其中较低的采集率可以得到较长的记录时间，假如分析标准串口115200波特，一个位宽的时间至少能采到7次以上数据，并且时间跨度长达32秒，容易捕获低概率事件并足够精细的展开读取的对应数据内容，这也是设计多档采样时钟的原因，可以根据信号性质，选择可以接受的分辨率来操作。 系统采集控制部分主要分SDRAM接口，对外微控制器接口，若干FIFO核完成跨时钟域的数据缓冲，时钟控制器，压缩处理器等部分组成。参见图1。 采样存储设计 高深度虚拟逻辑分析仪的设计有两个方面难关，一个是高速数据的采集存储，一个是数据的传输显示处理，对于后者，通过FPGA对原始数据的压缩，将传送数据量降到原始数据量的二万分之一（1620水平。对于高速数据的采集，使用工作于125MHz时钟的SDRAM，具有16位宽度，200MHz的8通道数字信号采集后由FPGA的8进16出的FIFO核先降低为100MHz的16通道数字信号，对SDRAM使用全页突发写方式，这个SDRAM一个页是512字，为了后续显示压缩处理方便，本设计中使用500字每页的空间，由FPGA的FIFO核的可编程满状态信号控制SDRAM的写入CLKEN，FIFO的容量设计为1024字，当FIFO数据超过500字后，SDRAM进入新的一轮总是查看FIFO数据是否超过500字，如果是，则此轮将开始执行突发写的工作，否则跳过激活、写、突发终止、预充这四个状态，只进行自动刷新，而一旦进入突发写，由于FIFO还有一半空间没填满，并且SDRAM的平均写速率高于数据采集率，所以FIFO不会溢出。本页写满500字后，逻辑分析仪控制状态机自动换下也地址，以便下次写入新的数据。这个工作循环根据SDRAM工作参数计算，参见截取的CHIPSCOPE一次全页突发写的波形图，图2注明了SDRAM的状态，两次激活之间时间脉冲数（1487-947=540）个，完成了激活、500字突发写、突发终止、预充、自动刷新的循环工作，一个工作循环消耗540×8ns=4320ns，等效写入速率=2×500÷4320=231MB/秒，而最大数据采集速率为200MB/秒，可见通过FIFO配合SDRAM完全能够适应采集速率的需要，设计关键是SDRAM的控制器与采集数据的协调工作。 压缩传输设计 高深度虚拟逻辑分析仪工作在采集状态时，为了动态刷新显示采集内容，需要把采集信息实时传给电脑以便刷新，假如外部采集板没有高深度的存储能力，只有源源不断向电脑发送数据，显然，对于200Mhz的8通道采集，数据量传输每秒有200MB，在目前普通电脑上这是很难实现的。本设计依靠外部采集板上的SDRAM做数据主存储，避开了大量数据需要实时传给电脑的瓶颈，由于动态显示时，电脑需要采集板传送最新数据更新显示，这个数据如果不加处理，最快也将有每秒200MB，直接传给电脑显然是不现实。本设计的数据存储与压缩有两条并行路径，所以在写入SDRAM时，并不需要从中读取数据用于显示，这样采集是SDRAM全部带宽可用于写数据。电脑显示窗口水平共有800点，每次整屏更新只要传送800组